關於 合成 指令 clk_latence 的請益

trwh

因為我的電路需要多種clk
2 u1 c. {2 O1 U5 \clk比此之間有延遲的關係
) J9 q4 ?) ^- a  ~  n例如 clk  clk1  clk2  clk3
) z7 o* X  k  e3 P3 H- f( ?1 I8 S5 n這些clk週期等相關設定都一樣的
, G1 P6 h9 m) F% D* s唯一不同的是  clk1 比 clk  延遲0.375ns
            clk2 比 clk1 延遲0.375ns  (clk2比 clk 延遲0.75ns)
            clk3 比 clk2 延遲0.375ns  (clk3比 clk 延遲1.125ns)
但是我只要一個clk port 接出io pad
也就是clk1 clk2 clk3 要由 clk產生
因此我在verilog 寫一個 clk generator如下

; b" @" ^2 {2 q8 Y5 Jmodule clk_generator  (clk, clk1, clk2, clk3);  
  input clk ;
8 v( Z# }  Z4 Y/ a3 `( Z  output clk1, clk2,  clk3 ;
  buf BUF_0(clk1,clk);
  buf BUF_2(clk2,clk1);
* b8 U2 u" ?- r( S( e2 v  buf BUF_3(clk3,clk2);
& s+ |& H6 N$ a7 k7 zendmodule
- ^3 ^& j2 {% P$ u5 H6 o, a& t# x
1 Q: |8 P7 W  l再我主要的module中引用如下
# h, K# C+ G/ G- y9 w/ Mmodule s4478( GND, VDD, clk,  G1, G2, G3, G4, G5,OUT1, OUT2, OUT3, OUT4, OUT5, error );
% b1 ~' J; F  N4 \7 C  input GND, VDD, clk, G1, G2, G3, G4, G5;
  output OUT1, OUT2, OUT3, OUT4, OUT5, error;
  wire   clk1, clk2, clk3 ;
- _' B/ i8 X# q2 E5 L4 A.
1 @3 B9 n( H: ?) H$ ?% V1 O, K.
clk_generator clk_generator ( .clk(clk), .clk1(clk1), .clk2(clk2), .clk3(clk3) );  
.
+ Q! j: |; H  a" [8 W.
end module
0 {+ n- p( y, T! @
& \: j' D- v2 V+ Pdesign vision 指令 clk部分描述如下

current_design $active_design
create_clock [get_ports clk] -period 4 -waveform {0 2}
, i; f: ]7 o: @% gset_clock_uncertainty 0.3 [get_ports clk]
set_clock_transition 0.3 [get_ports clk]
( |0 ?; E4 R! f# dset_fix_hold [get_clocks clk]
* X1 ^6 s; w9 S' H8 m' t1 oset_dont_touch_network [all_clocks]
set_drive [drive_of "CCU90mt1_05V_FBB_0909/INVd1/zn"] [get_ports clk]
5 ?3 `8 [' p9 P6 C- Icreate_generated_clock  -name clk1 -source clk -divide_by 1 [get_pins clk_generator/clk1]
set_clock_latency 0.375  [get_pins clk_generator/clk1]
create_generated_clock  -name clk2 -source clk -divide_by 1 [get_pins clk_generator/clk2]
set_clock_latency 0.75  [get_pins clk_generator/clk2]
: w; J/ {: i% pcreate_generated_clock  -name clk3 -source clk -divide_by 1 [get_pins clk_generator/clk3]
set_clock_latency 1.125 [get_pins clk_generator/clk3]
; g& ^/ A4 ^/ i) V8 v
2 N1 u" {" U/ Q6 d0 L- b* l結果我的clk tree只有最原始的clk
' b& _% M+ S: w1 R* I6 V6 V: Wclk1 clk2 clk3 都沒長出來
; v7 k1 R3 K: u7 p. z! b不知是那裡用錯了或遺漏了
或是encounter clk沒設定好
8 d: r  `/ f) l2 R3 e用了很久都用不好
& j* c* A6 X- ?2 K6 n/ c只好請教各位
萬分感謝

masonchung

試一下
set_clock_latency -source 0.375  [get_pins clk_generator/clk1]
set_clock_latency -source 0.75  [get_pins clk_generator/clk2]
set_clock_latency -source 1.125  [get_pins clk_generator/clk3]

你的寫法是給下一級的constrain
& B. w. o/ J6 c, {
2 `4 H! c$ @$ v& w& K+ i8 U有錯請指正