2007 Technology-on-Tour in Taipei

jiming

2007 Technology-on-Tour in Taipei 將最新 Cadence 產品與設計流程DEMO 呈現在您面前 7 月 12日 星期四 台北市敦化南路一段108號（ 市民大道旁  富邦人壽大樓地下二樓）

今年5月11號Cadence於新竹國賓舉辦Cadence Technology-on-Tour 受到了熱烈的回應。為了讓我們台北的客戶，也能就近了解Cadence Technology-on-Tour所提出解決的方案， 協助設計並驗證高效率、低耗電晶片與電子系統的最新功能。 活動將呈現如何運用最新 Cadence 工具、設計錦囊 (Kits) 與設計方法，協助您倍增生產能力，使產品獨樹一格。 歡迎您參加 Technology-on-Tour，直接與解決方案幕後的Cadence專家們接觸，獲得解決設計挑戰的創新方法。 我們將針對低耗電或邏輯設計提出最新的技術解決方案。 此外，您還可以參加各種 demo，並參加抽獎獲得Wii等大獎 。 您會了解： * 了解各個 Cadence 技術平台的最新 roadmap ( 功能驗證、數位 IC 設計、客製化 IC 設計、封裝 /PCB 設計) * 融入尖端低耗電設計技技術，並且管理設計流程中的電力議題 * 在區塊、晶片與系統層級運用自動化驗證規劃與管理，以降低設計風險 * 以週延的工作流程，連結邏輯、設計、驗證與設計實現技術，達成時序、電源與設計面積需求之間的卓越平衡 * 開發 silicon-accurate 客製化類比、 RF 與混合信號 IC ，以及更佳的模擬、 constraint-driven 設計 * 使用最新設計錦囊 (Kits) ，建立無線 systems-in-package * 運用高智慧、全球、 hierarchically-aware 繞線，以加速設計時程 * 還有更多精采內容！ 名額有限 - 請立即報名！ Time Agenda 10:00 ~ 10:30 Registration 10:30 ~ 10:40 Opening 10:40~10:50 Break into Platform Tracks 10:50~11:50 Functional Verification Overview Digital IC design Overview Custom IC design Overview IC-PKG-PCB design / System-in-Package Design Overview 11:50 ~ 13:20 Lunch 13:20 ~ 14:20 Incisive Plan-to-Closure Methodology Cadence Low power solution Virtuoso 6.1 - Front-end & Simulation Constraint Manager Allegro 16.0 Update 14:20 ~ 15:20 Power Aware Verification Advanced Timing & SI Signoff: ETS Virtuoso 6.1 - Back-end Layout Suite & Constraint Manager High Speed Design (SI/PI/EMI Challenges) 15:20 ~ 15:30 Tea break 15:30 ~ 16:30 Complete Assertion-Based Verification Encounter Conformal Constraint Designer RF SiP Design & RF SiP Kit Digital SiP Design 16:30 ~16:45 Survey and Lucky Draw