你最想瞭解IC LAYOUT哪些方面的知識?

chip123

這是IC LAYOUT的知識盤點？大家都關心IC LAYOUT的哪些知識？

bboaa

有點籠統,可以在後面加上詳細說明嗎?

f888888x

:
        建立扎實的技術吧!!
( A: f9 Z% M4 T6 t' C        提供兩個網站有很多資料!!
3 t" T  E, I' g! _        
3 g, D/ Y1 z) G5 F! Q' nhttp://www.opencores.org/
2 R$ m$ R' y! u# A" \: xhttp://www.veripool.com/cadlist.html

    找些主題大家來討論?!

masonchung

這些免費的EDA有人用過嗎
+ A# z2 k: {' o聽說真正先進製程的公司
; @/ M& c+ H& K  E或是做CPU的大公司
都有自行開發相對映製程的EDA軟體喔

sjhor

我是屬於技術人員  所以喜歡看揖謝技術性的文章
像類比IC  有許多的 layout 技巧
大部分都是  發生問題之後  才有解的
& ^5 E. ]- R4 H# N' x; X( N! i只不過  這一部分  只不過分想者並不多

woo240

我現在還在初學階段
想了解的是比較詳細的佈局規則跟內容
/ P. W1 N9 l6 c% ]例如：要以什麼來畫電阻會比較好？電阻值要如何電算？跟邊界有何關係……這類的

spawn0824

想了解layout的基本電路元件 guardring transistor resistor contact...等的新的方法,現行的device gengerator有P-cell,MCell都有針對此來簡化layout在基礎電路所花的時間.

superfool

我是個新手，想了解一些關于layout的布局擺放，以及具體需要注意的問題
3 E2 ~$ j' R5 z$ ~2 z+ d' d/ B希望能和大家一起進步

moneling

製程相關技術 -- 有哪些新的及特殊的製程;及元件的物理特性和寄生效應
8 R& b/ h( q( D+ i電話的動作原理  -- 對電路沒一些最基礎的了解,layout會不知何畫起

jiming

這個版 從 主題：帖數= 132：1308 的比率來看，如果真要對大家都有所幫助的話（除了好康相報之外），討論區是否到了該有所調整的時候?!
5 n- h# D  t* z  O1 \2 d% E, N
先前有先進建議區分成：Fully Layout + APR + Physical Verification (整個  Backend)
也有友站區分成：
( s- ~% v0 N$ _5 y
Circuit & Simulation
- J2 K. L& c/ P/ F9 E8 M  \: ACircuit architecture / Composer / Simulation / Analysis & others related to circuit design

2 b1 q8 G9 B1 }6 q' j+ D; kLayout & Verification
Layout design / Tool / DRC / LVS / XRC / Place & Route / Reverse engineering & others related
; p5 M6 W* N; S0 Z; u
Language & Programming
( ~5 |3 H7 s  hVHDL / Verilog / Testbench / Synthesis / Tool / VI / AWK / UNIX cmd, etc.

  I' `, x. e/ jGeneral Topics
! C& i* c, Y9 \- D  zRoadmap / Direction / Discussion / Story, etc. Any other topics related to IC design and layout.

長知識靠大家！大家以為如何？

君婷

對初學者的我來說，calibre 驗証中的DRC  LVS 的錯誤訊息及設計規則中的command file 內容是否全看的懂 ?為應徵 工作前必須務必作到的!
  q' h% M5 k; U  D+ ^2 g# F像drc  lvs  裡的除錯訊息 似乎非直接以一段完整的英文清楚表示那裡出了問題。
5 l9 {1 u+ O) o小妹希望能徹底了解除錯訊息 所要表達的意思!
而像drc的command file裡有說明了所有的各層材質間的設計規則 ，如間距、寬度 等等!
如果看的懂內容  就不用一直測試 各層材質間的距離多少等等!
# L& f6 W' o5 Z- B! N但這裡就是搜尋不到有關 所有訊息 所表達意思的文章!
2 I% e; P% y( m小妹是想徹底了解跑calibre時  錯誤訊息所表達的意思^^
2 a  W/ C; d! n. Q. M- `" s相信能讓初學者除錯能力升上許多  是吧^^

endonelee

原帖由 君婷 於 2007-9-10 05:06 AM 發表
對初學者的我來說，calibre 驗証中的DRC  LVS 的錯誤訊息及設計規則中的command file 內容是否全看的懂 ?為應徵 工作前必須務必作到的!
像drc  lvs  裡的除錯訊息 似乎非直接以一段完整的英文清楚表示那裡出了 ...

5 b. a5 n- @; v# K0 b關於DRC的錯誤，說真的不應該以cmd file 的為準，應該是以fab的TLR(topological layout rule)為準
因為那是正式的文件，cmd  file 正常來說應該是要可以將錯誤完全找來，但是cmd的寫法因人而異，
( l& a* P3 B- @. W4 Q+ H所以有時會有誤判的時候，由cmd 去找rule這好像反過來了。
5 E8 J8 M& u# R1 a+ g& i5 a  x
建議應該是先找文件，邊畫邊查，或是看完了再畫，這個看每個人的習慣。
! [4 J* ~8 \: G5 J3 F
LVS的部份這個比較難說明，很多是經驗找出來的，所以下面的說明看不懂的話請多包含(個人表達能力不太好)
/ G3 M4 e* _0 p( U
LAYOUT
) Q/ T% Z# L  }8 A6 `! r8 y3 q最TOP的cell打的text，跟相對應的metal接觸到之後算成一個port點；對應於netlist 最top cell的pin點
ex:

layout 的cell上面打了top  metal 的text A、B、C、VDD、VSS、clock
在netlist 的top cell看到的
# r2 N0 I/ V, n1 M.subckt topcell A B C VDD VSS clock
$ _& ?! V. P! B
3 M# q9 R" o2 O+ H2 f6 O6 N以上應該相符合

3 [9 ^% C8 E5 ^如果一邊有缺在lvs 就會出現 多出來的port 看是在layout 還是在netlist
6 c. ]! h: r5 e( G3 {* q! }9 W: A; V===========================================
; o7 V. r; ~- L5 ~6 Oport對了後先解short問題，vdd&vss有short這就不用玩了
$ d! v5 e) d' u5 g# P7 e& \這個部份只能看report highlight的部份去看了這個真的看個人的眼力@@

再者看有沒有soft connect
6 z# v) h% y- Q+ ^" r這個部份在有多組電源名稱時會發生
7 m" d8 N% j* n! n( ^% wex : DVDD DVSS for 數位
4 |8 t7 w7 i: f  |4 \      AVDD AVSS for 類比
      VDD33 VSS33 for IO ring使用

- s. h( O, ?- w, U' c正常gnd在sub 實際上都是接在一起的，但是在這個情形下會產生在底層short的情形
現在的cmd通常會有一層psub2 或是相關的層用來把sub切割成二塊，以利LVS的進行。
==================================================
其他一些比較平常的狀況
layout 上2條net對上 netlist上面的1條net
: H8 |8 g4 K3 O: |===>通常是open掉了
' {! ]. R/ N9 q/ O6 hlayout 上一條net對上 netlist上的2條net
! @8 K3 z  m$ |# @; ~===>應該是short到了

+ _7 H! @0 G  N: o% K2對2 互換的線
你應該是接錯了，換回來吧，不然就是一種情形gate的設定是不是有change到
; b( P, b) R0 t* l這個是在串連時常會發生，雖然function可能是相同的，但是還是換回來比較好。
/ q* G, k7 W' y* q5 s* I這個好像在cmd 有選項可以調整的
0 S* x" M# ?3 u==================================================
有時候看看文字的report上面會有很多訊息的，但是不知為啥很多人不喜歡去看....?_?
2 i/ M. Q2 u  n  }- B' D/ [" X. _是覺得煩還是看不懂?
3 j% V- @! M' f6 t$ Y, P) V1 o像一個nand2 看是認出來為一組p並連，n串連...有可能是沒吃到power或是gnd，
因為基本的閘應該都會被找出來呈現的，像nand2, nor2, Inv, 這些。
4 ~& f, N  S$ [==================================================
! r8 s. ]6 S# v2 w( S
個人在工作上是用calibre的，上面僅供大家參考....LVS的除錯有時用說的真的不容易表達
: y, S6 f' t% W# y4 _; [$ b希望對大家有的助益。

君婷

很高興有使用calibre的人回答經驗!
小妹剛學畫layout時乃利用drc時的錯誤訊息來得知各層材質間的最小距離後才作資料記錄起來，然後發現drc、lvs 好像都是根據command file撰寫出來的規則，所以才想要了解command file內容來得知設計規則，就不用像剛開始一直利用除錯來辛苦得知最小rule 。
. V; {" U; a5 h% p" v7 J- }- \) V
: I: H: n# o2 p% O) {$ V但fab的TLR(topological layout rule)  請問我要去那裡查呢? 是要與晶圓廠要嗎? 因為我很想知所有規則免的我浪費時間 測式 各材質間的距離 寬度等...
還有command file好像各EDA  軟體的  撰寫語法似乎不同，所以並沒作者為它出書 讓大家看的懂
command file內容吧 ?
3 ]6 B- j  g2 g$ Z我只知 自強基金會 的ic佈局課程中有教，但真的都沒出書或網路有詳細教學的嗎^^
2 K) _# Y+ l! M% c目前暫時還沒找到呢!
! ^3 e" [% w# w" ?5 q0 X! u, Z8 q這是小妹目前的疑惑，相信很多與我一樣的初學者應該也會遇到這樣的問題及想法 謝謝^^

endonelee

TLR...跟cic應該要得到吧，要不到就很其怪了，沒這個正常不能去layout的。
  {, r9 d  m5 {4 ]( Z* q這個在公司還是算機密的文件...因為這個是公司跟fab簽約後才可以download的。
( v! i& {+ Y) k* g
: w, q' \6 x& o, w( _各種EDA的cmd 寫法是有些不同，但是很多部份是用羅輯運算的，其實看起來是不會差太多，
& |  V6 G5 X" r只是一些指令的不同。
% Z, O+ l- C7 L! f7 v3 n5 e
8 _7 j* T$ {1 _7 y0 A這個部份真的沒看過有書@@，因為每個製程不全然相同，而指令的部份通常有說明書...
所以這個部份主要是查指令的工具書看他的寫法吧。

Winters

小弟我比較希望知道的是未來發展的前景吧，畢竟努力去學習的東西
! f( r, d9 n8 \1 i  q在未來竟然會被拋棄，那倒不如不要學。
, F- j1 B- S1 ^4 a& _: N; B因為我現在真的滿害怕以後會選錯道路(包括LAYOUT)萬一以後畢業
找不到工作該怎麼辦，即使技術非常好，但是市場需求已經達到飽和值。
8 L+ L$ Q$ d) ?: `! F  a' \$ ^! m那不就是拼命唸電機卻換來了失業嗎，只不過目前有關LAYOUT的未來似乎討論的並不多。

yhchang

我作為一個RD 最想了解的是
& P2 l0 S2 d) b3 O8 ?# ZLAYOUT在畫不同類型的電路時
佈局的方法是否會有所不同?
" L; q2 \* s' l
0 O' V  _8 T; |; R' }1 d還有LAYOUT為什麼可以一眼看穿這個電路的連接方式
但是我們這些很少看LAYOUT的RD 就會被一大堆顏色
6 b% c7 F6 V" h; G9 ]+ g0 N4 Z' }給迷惑住.

ynru12

希望可以學到layout上的技術~
像看到一個電路，就可以快速看得出來最後大概的圖形架構!!

yhchang

我想除了可以很快看懂 LAYOUT之外
還要懂得如何 畫 RLC 與 MOS 才能夠抵抗PROCESS VARIATION 的技術

semico_ljj

有人教有好项目，学的才是最快！

592gigi

哪个方面都想要了解。。。我发现我什么都不懂。