關於delay line

kevin-liou

目前想要設計delaycell 的延遲可以在1u sec 左右,但我怎麼試都是在幾n sec,請問我要如何設計才可達到我的需求,或者我可以從哪個方面去search,使我能夠製造出造出足夠長的delay cell?

monkeybad

因為在paper上有看過有人使用delay time 來決定power ic中切換psm的週期大小

# s! N2 Z* P# a0 S  d' A, K! g=>"psm" 應該是PWM吧

' v9 C, V. P8 A5 m( Pdelay time可能是示意圖吧 用inv做delay要到1us可能有點困難
9 T* O6 H* ]: |4 o6 }; C) S建議可以用comparator來達成 comparator一端用一個電流源去充一個電容 另一端用一個參考電壓作比較
comparator切換後 在把充電電容的電荷放掉 重新reset 如此產生一週期性的clock
調整充電電流或是電容 就可以產生比較久的delay time
詳細的電路可以去找一些有關pwm的碩士論文 應該都有

arsenal_he

for power ic, i dont think he cares too much about the accuracy of the delay, so rc and changing bias current both make sense

緣緣

一般delay time主要由RC決定，所以如果要增加delay time，可以加大寄生電容，或直接串並電容，如果是在IC設計中，可加大MOS的L值，可增加R也可增加C。

kkk000777

如果真的要很準的1u sec，可以用線路解決
2 j. s2 j, m' m" J/ o8 y3 b=>使用shift register ..... clock 用 1M Hz

如果不是非常care , 用 RC delay
=> IT=CV ，自行算出想要的delay time
不過有點風險，誤差值可能蠻高的

ted628

在 intermediate node 掛上 cap 吧，用簡單的 moscap 即可，在業界的確是有這樣的用法。

  k5 O) s! Q7 ?5 K+ l' I不知道你的 delay cell 有沒有 current limiter (sink)，如果有的話，改變 bias 電壓即可改變 Tpd，也就是上面說的降低電流。

5 M* X" s- K1 V+ X$ G若把 current limiter bias 在接近 vt 的區域，甚至進入 subthreshold，應該可以得到你想要的結果。

kevin-liou

因為在paper上有看過有人使用delay time 來決定power ic中切換psm的週期大小,而他的切換頻率為1MHZ,而他的delay cell 也是蠻簡單的兩個inverter接一起,但他卻有辦法每個delay cell延遲1us左右,而就我所知可以從降低電流或每極輸出並聯電容來增加delay time,不過好像也都在幾ns,所以才有疑問他是如何延遲這麼久,希望可以解決這個疑問? 謝謝

skyboy

以一般的 delay cell 要做到 1us 可能不太容易...
一般 STDCELL 提供的大概都是 1ns 與 2ns, 以前做過 delay 30ns 的就串了四五級..
4 J7 v5 B; r( l6 m9 h) I4 R% @& V要 1us 大概只能用串接的, 一方面要占用不小面積, 另一方面誤差可能不會太小...
看 foundry 的 spec 那種基本的 delay cell 在 best 跟 worst 跟 typical 的相較可能
% B3 z" s) c; h' F1 }0 _0 g! K就會有 20%~30% 的差距, 電壓範圍再大一點差到 50% 的也有...如果要拿那種的
8 l. F6 c5 r6 m1 U) V來兜, 這點要注意一下...

sjhor

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