Xilinx ISE Post-sim發生的問題

s901147

各位先進好，
我在使用Xilinx ISE碰到了一些狀況:
問題一:
3 s7 e% ^( z& y; v- M, i: f在使用Synplify合成之後(只有設定freq. constraint)，
9 ]6 \& ?2 X5 P: s8 [- c! s, z在跑接下來的implementation的結果，
+ d9 q% Y! c7 n- l6 c0 E4 }5 kP&R的timing的分析，slack都是正的，
, _" L7 w5 o) w1 j但是P&R的模擬下，在testbench模擬時卻有訊號還是會Violation，
不知道原因為何?因為試了很久還是摸不著頭緒!

問題二:
: `7 i4 g6 Z: R/ M同問題一，就是這個module我們包了四個於Top module，
其中，四個當中的結果，也許會有一個Violation發生，
0 i9 r0 r3 i  M! V' [+ l4 `也許會有一個沒看到Violation但是輸出訊號都是0，
也許會有正確的情況。
* S) u+ e1 l, Z) w- O( r+ z5 d0 ~現在就是沒辦法讓四個同樣的東西同時Post-sim正確，
苦惱中呀!
" N7 T+ p6 l( Q. H! z. \8 g- P
在各位先進百忙之中，感謝你們的回答與經驗指教!

tommywgt

問題一:
    是否與test bench有關?
    P&R timming report跟test bench都是由你提供的, 請檢查一下這二則的設定值
4 G3 Y) M1 U- L, Z' U2 [  r7 ^問題二:
    同問題一

8 I9 x4 I2 K7 y/ n9 X* R/ v6 T; o當然最好是找跟你配合的FAE討論, 至少可以一起找問題