諾發系統模組低風險解決方案超薄介電質擴散屏障層提昇32奈米連接導線的行為績效

jiming

(20090407 14:31:30)因應國際半導體技術藍圖（ITRS）需要降低RC遲滯效應來支持，製程工藝設計人員著重在將連結導線結構間的介電堆碟層之介電常數降低。研究顯示，利用不同的沉積方法來改善介電擴散屏障層的薄膜特性可以顯著降低整體介電堆疊層的有效介電常數。而這種創新的薄膜沉積和前處理的技術就是使用諾發系統連續多層沉積製程（ MSSP ）結構的專利，來開發出超薄介質薄膜屏障層，進而減少RC遲滯效應影響，同時確保電子遷移效應(EM)，介電質擊穿及導線間漏電的要求得到滿足。
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提供兩個可選擇的程序設計來降低了10 ％有效介電常數（keffective)。以K為5.0 ，厚度為50奈米的介電屏障層的有效介電常數k約3.3為基準點來看 ，我們可由引進K 3.8的新介電屏障層材料或減少現有k 5.0介電屏障層的厚度至25奈米來降低了10 ％的有效介電常數 。直接將介電屏障層厚度降低不會增加製程整合的複雜度，因為沒有任何新的材料引入，不過超薄屏障層必需面對銅遷移擴散及水氣阻隔能力的挑戰。諾發系統的研究人員成功地利用連續多層加工程序和介面控制的優點驗證10nm厚的介電屏障層可保有和50nm厚的薄膜有著相同的電子遷移(EM)、介電擊穿和導線間漏電等行為績效。

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連續多層沉積的獨特的薄膜性能讓領先業界的邏輯和記憶體元件製造商採用諾發VECTOR® PECVD系統來沉積先進的介電屏障層。65奈米積體電路元件剖面圖顯示介電擴散屏障和蝕刻停止層就是使用MSSP方法來沉積。
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諾發系統PECVD事業群資深副總裁暨總經理凱文詹姆士提到：「導線堆疊間的介電擴散屏障層在積體電路元件的可靠度中扮演著非常重要的角色。諾發的擴散屏障膜除了滿足今天的電子遷移(EM)，介電質擊穿等性能需求，也同時證明能滿足對未來新世代技術性能需求。」
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欲了解更多介電屏障薄膜化來降低RC遲滯效應的相關信息，請參訪www.NovellusTechNews.com/Thin-Barriers.aspx
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1 e2 w3 U, H7 O1 P( b# z; S0 w關於諾發電漿化學氣相沉積技術
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9 B  ]" I' z4 u4 N' w, y$ L2 P諾發公司先進的介電常數介電質層及介電擴散屏障層能有提供最低的有效介電常數，優異的RC遲滯控制以及低成本的整合製程能力能提供45nm或更先進製程量產的解決方案。