VHDL转verilog问题

qian15

手里面有个VHDL写的FIFO,现在想转换成VERILOG的
1 G' S: h, `8 ^7 T" C原代码如下

1. 
   
2. 
   4 p) U1 ?3 a* A9 g
3. CNT: process(CLR, WR_PTR, RD_PTR)
     [" b  X; ~. G6 t6 d  V
4.   variable change : integer;  
   
5. begin  
   
6.   if CLR = '1' then
   
7.    count <= 0;
   * C0 e2 R: _& M, l: O) e/ k3 D% O' r
8.    change := 0;
   
9.   else
   " {8 v) q0 a4 l: I
10.    change := 0;
    
11.    if WR_PTR'event then
    6 X8 L. S7 g, Z1 v4 ?' p8 N
12.     change := 1;
    : ?1 r5 g4 t) ~5 v3 Q; r
13.    end if;
    
14.    if RD_PTR'event then
    
15.     change := change - 1;
    / y% s: d* m$ H) }# G4 H. b; Y
16.    end if;
    " e2 n0 l/ x. E4 |! X8 b
17.    count <= count + change;
    ( k$ k4 e) q; N, J2 @7 Z, v
18.   end if;
    
19. end process;

複製代碼

不知道改为Verilog该怎么写红色部分。
7 i  k1 e. Z% N: n: J5 p我想是用always@( WR_PTR)
* M# W. }2 K/ E, L! ?( m4 f) c但是process(CLR, WR_PTR, RD_PTR)这一句已经用了always了，没办法，刚接触verilog，请大家帮帮忙

ibrotherv1

印象中有个工具可以转vhdl 为 verilog,可以看看，或许有用

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1.         FWRITE: process (CLR, WCLK)
   
2.         begin
   ( r# [) V, D5 [, N- u
3.                 if CLR = '1' then
   4 m9 {: z8 @3 J1 m% _, o  h
4.                         for INDEX in fmax downto 0 loop
   
5.                                 fifo_array(INDEX) <= (others => '0');
   # }& w( ^) L& z
6.                         end loop;
   ' S2 ]3 R( h1 [; i  Y
7.                         WR_PTR <= 0;
   3 G+ |6 O* R4 ?2 j
8.                 elsif rising_edge(WCLK) then
   
9.                         if WE = '1' and count<depth then
   
10.                                 fifo_array(WR_PTR) <= DATA;
    
11.                                 -- move pointer
    
12.                                 if WR_PTR=fmax then
    " o, m/ h, o( F1 ?/ a! S) [
13.                                         WR_PTR <= 0;
    
14.                                 else WR_PTR <= WR_PTR + 1;
    5 J5 S; J+ M3 b' N9 a) ~: v# Y
15.                                 end if;
    % [, o) O/ M# u& P
16.                         end if;
    $ p& d! L* q; J
17.                 end if;
    
18.         end process;
    
19.         FREAD: process (CLR, RCLK)
    0 t- Q; d" g8 W6 J2 b: N; M) e
20.         begin
    ' j" [8 R% H% ^( M+ O; R
21.                 if CLR = '1' then
    2 U/ d8 N% p! l* ]3 {
22.                         RD_PTR <= 0;
    
23.                 elsif falling_edge(RCLK) then
    
24.                         if RE = '1' and count>0 then
    
25.                                 Q <= fifo_array(RD_PTR);
    / g" X$ \) d; f0 x' Q0 V
26.                                 -- move pointer
    ( U- ~; p6 L$ ?/ V3 W/ W# f
27.                                 if RD_PTR=fmax then
    2 P$ q. J" x' Z+ l* L$ `
28.                                         RD_PTR <= 0;
    
29.                                 else RD_PTR <= RD_PTR + 1;
    . `- o6 C9 w9 c: D
30.                                 end if;
    
31.                         end if;
    . ]) r- L1 ?* E, ?/ Y
32.                 end if;
    
33.         end process;
    : x! Z; U( |( c3 z2 Z" Q
34. end architecture;

複製代碼

qian15

1. ------------------------------------------------------------------------------------
   
2. library IEEE;
   / d8 U" }: I8 q2 l' W
3. use IEEE.std_logic_1164.all;
   
4. entity fifo is
   
5.         generic (
   
6.                 depth : positive := 16
   
7.                 );       
   / G& R+ E& F' p2 U8 z# e1 V
8.         port(
   5 j" M: j" m! G& o. L8 P
9.                 CLR   : in  std_logic;
   
10.                 WCLK  : in  std_logic;
    
11.                 WE    : in  std_logic;
    
12.                 RCLK  : in  std_logic;
    + d/ Y+ b, G) r0 `
13.                 RE    : in  std_logic;
    
14.                 DATA  : in  std_logic_vector(7 downto 0);
    
15.                 EMPTY : out std_logic;
    * V( W+ D8 \# M
16.                 FULL  : out std_logic;
    
17.                 Q     : out std_logic_vector(7 downto 0)
    
18.         );
    1 p. N. n' C* R$ [% x
19. end entity;
    
20. library IEEE;
    
21. use IEEE.std_logic_unsigned.all;
    
22. architecture behavior of fifo is
    + X* q8 O" u; x% @* R& I( l
23.         constant fmax : positive := depth-1;       
    : P$ C0 u. W7 I, l8 {$ y
24.         type fifo_array_type is array (fmax downto 0) of std_logic_vector(7 downto 0);
    
25.         signal fifo_array : fifo_array_type;
    % i8 D; ]5 G+ ?; m& o
26.         signal WR_PTR : INTEGER range 0 to fmax;
    " U% a' ^* F' F# G
27.         signal RD_PTR : INTEGER range 0 to fmax;
    
28.         signal count  : INTEGER range 0 to depth;
    ) d8 a2 ~) l% H/ g) {
29. begin
    
30.         CNT: process(CLR, WR_PTR, RD_PTR)
    # Y# k  B3 D& Q' R# }  k
31.                 variable change : integer;               
    ( f" ^1 L* m4 n' _% A& N
32.         begin  
    
33.                 if CLR = '1' then
    ( L; P! _9 y8 W/ A/ F# I/ X
34.                         count <= 0;
    ; I! B' x. p* Z1 ?" Z( V
35.                         change := 0;
    
36.                 else
    
37.                         change := 0;
    ' T" p8 r, \5 ]! z% Q
38.                         if WR_PTR'event then
    9 b: @1 j" K  |! ?# S  h
39.                                 change := 1;
    
40.                         end if;
    ! R, [% W4 ]' t; C$ k
41.                         if RD_PTR'event then
    , r5 k! {5 X, n; f  r3 S
42.                                 change := change - 1;
    
43.                         end if;
    6 m/ R$ S! Y. B) b4 Y! D
44.                         count <= count + change;
    $ ]+ H( i; r6 r2 `) u1 b5 s5 B
45.                 end if;
    ! I- L2 Y" g! o" u" u) y( b4 v. R
46.         end process;       
    " t$ l. i/ f9 S* {
47.         STATUS: process(count)
    
48.         begin  
    ' u/ X! ~* t. h+ O2 }
49.                 if count=0 then
    
50.                         FULL   <= '0';
    
51.                         EMPTY  <= '1';
    + V. v: G* k: P6 W; _8 \
52.                 elsif count=depth  then
    8 v4 y9 v9 T- |
53.                         FULL   <= '1';
    - ~+ j( |- x1 |3 h
54.                         EMPTY  <= '0';
    % B  B2 V1 {# e1 ~) ]; A% }/ t6 ]
55.                 else       
    6 G: S" ^" T# ?& h# L' i+ C2 r
56.                         FULL   <= '0';
    
57.                         EMPTY  <= '0';
    
58.                 end if;                       
    , Z4 P3 ^6 v, ^" P0 p
59.         end process;       

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kbc1118

1. VHDL clock 語法好像不太對,應該是 if WR_PTR'event and WR_PRT='1' then
1 F/ M- Y: u# m" q2. count 沒有clock！你可能需要把全部貼出來，看是不是漏掉了？
3. 一個process有兩個clock，一般不會這樣寫的。

qian15

这个FIFO程式有CLK的，我这里只是一部分代码，没有将所有代码贴出来，只是希望大家告诉我该怎么写if WR_PTR'event then

lsa12345

這個fifo程式有問題喔,沒有clock訊號,很奇怪.