ARM Cortex-M0/M3 Logical Validation Implementation

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│  ├─Cortex-M0_TechnicalReferenceManual_Frame
3 q2 ]5 B. s" w$ z# F& M│  │  └─graphics
│  ├─Cortex-M0_UserGuideReferenceMaterial_Frame
│  │  └─graphics
│  └─Cortex-M0_UserGuideReferenceMaterial_XML
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├─implementation
│  └─vectors
│      ├─CORTEXM0IMP
$ H0 S( G+ K) C│      │  ├─crf
│      │  ├─srpg
* j9 D0 }) f2 o# X' f│      │  └─tbench
│      │      └─logs
│      ├─CORTEXM0INTEGRATIONIMP
7 q( \0 c# h* `8 [1 V5 w│      │  ├─crf
│      │  ├─srpg
4 B7 [& D- m) u' H│      │  └─tbench
│      │      └─logs
│      └─tools
│          └─VerilogCrf
. |5 R8 b; B8 |& \+ h) t├─integration_kit
4 y+ X8 z4 n* r8 T' V( U" ^# e│  ├─logical
5 u9 _; ~  g  {6 s& _│  │  ├─cm0ikmcu
) @6 F( S* `  d  b7 n6 o" h│  │  │  └─verilog
│  │  └─tbench
0 b5 T0 R3 q7 [) i& m/ a│  │      └─verilog
; b$ Y" X( ~6 R+ |; Z; f8 T│  └─validation
│      ├─glogs
6 ?" P) Z8 i7 l: `: o7 C│      ├─logs
5 r; f. I1 P! g1 n6 E9 V│      ├─mdk
5 L. Q% l/ |8 I│      ├─srpg
. x4 Q# z6 d2 j- W│      ├─tests
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7 d( y" I0 ?7 ]  s│      │          ├─CM0
* D6 S. S* V6 E8 z% O' B7 P│      │          └─Documentation
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├─ipxact
' N  `- y( I) n│  ├─busdefs
/ ^1 s$ ]; F3 w7 g, T│  │  ├─amba.com
5 x7 w9 I8 e$ y1 \% C│  │  │  └─AMBA3
│  │  └─arm.com
5 G: w+ b6 r& G& M; G│  │      ├─CoreSight
4 y' y! `  ^. M; _│  │      ├─Cortex-M0
│  │      └─CortexMCores
6 u& r( B! R; M; _│  ├─channels
│  │  └─arm.com
│  │      └─Cortex-M0
* V' D' F' j4 f# x- Q│  │          └─rtl
9 R6 b* G& k: ?6 V% g│  └─components
│      └─arm.com
│          └─Cortex-M0
" ~, |; X6 b2 A8 S, J└─logical
; H2 L- n% {1 Q. o) ]* p; c1 W$ F( s    ├─cortexm0
1 ^( L5 G6 Z  F/ O2 a    │  └─verilog
    ├─cortexm0_dap
    │  └─verilog
    ├─cortexm0_integration
" y9 r1 r7 h  k% q& _- {  m/ U    │  └─verilog
7 i' h/ v3 `; l; S9 n    ├─models
    │  ├─cells
& ]  t3 E1 c) {" V! s    │  ├─cpf
    │  ├─upf
6 I7 \* @" N0 ^" M7 `& C  N- x  ^( N    │  └─wrappers
    └─ualdis
" L6 s5 ?. B- `        └─verilog

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├─AT420-DA-03001-r2p0-00rel0
│  └─docs
│          DDI0337G_cortex_m3_r2p0_trm.pdf
│         
├─AT420-DC-02008-r2p0-00rel0
│  └─docs
│          DII0194A_cortex_m3_r2p0_csg.pdf
│         
├─AT420-DC-13001-r2p0-00rel0
│  └─docs
: |0 e* _: |8 @6 G( z
│  │  │          CM3CodeMux.v
8 Q; m2 A! K5 |* z, U. A│  │  │          CM3flashmux.v
│  │  │          CM3ROMTable.v
│  │  │          CortexM3Integration.v
; _% N5 |( Z, e( ]: S# ]  K0 s│  │  │         
│  │  ├─dapswjdp
4 w, W& @/ B& B# O( l' x│  │  │  │  README_DAPSWJDP
│  │  │  │  
│  │  │  └─verilog
3 p5 A2 U- E6 B* s│  │  │          DAPDpApbDefs.v
│  │  │          DAPDpApbIfClamp.v
% G1 |, W* R6 _9 Z, R% T* u2 |│  │  │          DAPDpApbSync.v
2 e1 h; v: w. y4 s% L│  │  │          DAPDpClamp0.v
│  │  │          DAPDpEnSync.v
* }+ t& w! i" O" E8 n4 L2 _5 T│  │  │          DAPDpIMux.v
│  │  │          DAPDpSync.v
│  │  │          DAPJtagDpDefs.v
│  │  │          DAPJtagDpProtocol.v
- E6 @/ r/ m# i) q6 ]8 D' V│  │  │          DAPSwDpApbIf.v
8 ^: ^8 @4 Z8 ]7 _" m/ U' g│  │  │          DAPSwDpDefs.v
│  │  │          DAPSwDpProtocol.v
│  │  │          DAPSwDpSync.v
│  │  │          DAPSWJDP.v
│  │  │          DAPSwjDpDefs.v
│  │  │          DAPSwjWatcher.v
$ \5 m6 F) [1 C1 K│  │  │         
/ [; Q5 p( a0 R│  │  ├─models
( D+ q- E9 N: M9 y: _1 r; D- {│  │  │  └─cells
│  │  │          CM3ClkGate.v
, Y) T& v. P  s- _│  │  │          CM3EtmClkGate.v
0 U# E& k/ a0 C│  │  │          CM3Sync.v
/ c5 K5 s  A1 H* J" V) F9 y% S& n5 F│  │  │         
# `* ~( y+ y0 Z│  │  └─tbench
4 i1 @8 V9 L8 o: i" p) _│  │      └─verilog
7 Y2 O+ g4 r' Q5 d$ S│  │              AhbToApb.v
3 j5 p+ R- \* d: C" M* X│  │              AtbLogger.v
1 L) D- H% U; J( Q8 t6 W│  │              BusMatrix.v
9 O' q9 L( R; P' c' J│  │              ClkReset.v
7 ^# Y5 m) {& G' m: L│  │              CM3BusComparator.v
  x4 N5 `2 H$ h) q* y: D6 K/ J│  │              CM3BusGasket.v
│  │              CM3TestExAcMnAhb.v
( W1 O) ^7 ?9 T( i; c# D│  │              CM3ValAHBSplit.v
│  │              CM3ValApbTrickBox.v
│  │              CM3ValBusCompareCtrlReg.v
│  │              CM3ValControl.v
│  │              CM3ValDebugCore.v
│  │              CM3ValDualPortRAM.v
│  │              CM3ValDualPortWrapper.v
│  │              CM3ValETMTrickBox.v
│  │              CM3ValHTMTrickBox.v
7 o1 }, o5 W* q; y; f; U│  │              CM3ValIRQGenerator1.v
) n( \# L7 k6 A* }& b" W8 w│  │              CM3ValIRQGenerator2.v
│  │              CM3ValJtagTrickBox.v
│  │              CM3ValMemory.v
7 w4 Y  h5 m: q- X( }│  │              CM3ValPMU.v
" u) Y& V  B! R" Z0 H│  │              CM3ValRAM.v
│  │              CM3ValRAMWrapper.v
" A4 K; g6 ?$ w8 T  n! u- e% h│  │              CM3ValScratchPad.v
$ R: p7 o# C, t- R/ ^│  │              CM3ValSWCapture.v
; }: W- @5 a( O- Z│  │              CM3ValTBDefs.v
4 K$ v& U9 n4 m+ v│  │              CM3ValTraceOutput.v
│  │              CM3ValTraceSync.v
2 [  ?% M* D  G. d6 ]2 u0 W' r
1 e" k( t) w3 D+ p│      │  │  exclude_list.sc_waitstate

            │  └─fe_tsmc090g_sc-adv_v10_2007q4v2
" @  y/ E7 h2 c) I. e            │      │  scadv_tsmc_cln90g_rvt_ff_1p1v_m40c.cdB
            │      │  scadv_tsmc_cln90g_rvt_ss_0p9v_125c.cdB
            │      │  scadv_tsmc_cln90g_rvt_tt_1p0v_25c.cdB
# r) `) a, d# j            │      │  
7 P. G9 \0 e1 n/ I            │      └─scadv_tsmc_cln90g_rvt_tt_1p0v_25c_dv.cl
3 h  M0 o' O/ h+ @. J7 o            │              cells_1.geo
( \! S& ]4 r2 m0 z# e            │              cells_1.pwr
            │              index.cli
            │              README.TXT
            │              rulesets
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- ?% v& _& O  J1 B, ~            │              
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  q" g5 g6 g3 v% h5 I3 I/ A, T                └─t-n90-lo-sp-002-f1_1_6a_20060914
2 I3 i: d1 c: h/ X; h4 L) S& Y                    └─6X2Z
8 F5 p2 D% U' s; d                            corner.defs

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