在synthesis中, 已經set_driving_cell, 還需set_max_capacitance?

klim

我是用dc_shell-xg-t
set_driving_cell -no_design_rule -lib_cell INV1 -pin ZN [remove_from_collection [all_inputs] [get_ports {clk_osc clk_pllx4 clk_rtc}]]
set_max_capacitance [expr [load_of tcb773swc/INV1/I] * 10] [remove_from_collection [all_inputs] [get_ports {clk_osc clk_pllx4 clk_rtc}]]
我已經set_driving_cell在input port, 是否還需要再指定set_max_capacitance?
如果需要的話, 原因為何?

masonchung

Maximum capacitance = Load ( Cpins + Cwireload)
set_driving_cell 指的是 input drive impedance
除了 ideal network path 應該兩者都要設

klim

其實如果你後段的APR軟體是用Astro, 那這兩個constrain都不用設,
6 o. c: b4 J' j: o因為Astro會自動幫你加入或刪除buffer.

masonchung

真的是這樣嘛
' \6 H; k1 x' z5 U0 X9 U那STA如何來分析呢

hsd123

一般在 synthesis/STA 只用 set_driving_cell 就夠了,
  M7 ]& t# ^0 c至於 output loading 會自動依據選定的 driving cell 在 .lib 中的 table 來設限,
! o6 }( e& N4 m& ?' n: ^9 v% g不過這都只關係到第一個 cell, 對之後的 cell 影響不大,
所以有些人是不設的直接使用 tool 預設值來分析.
0 c/ }  D. m+ }
$ F5 y& {- u+ U! UAPR tools 目前都可進行 timing driven optimize,
, x- L# v$ y2 _3 D" y# s但對這種第一級的 cell 如果不設也是用 tool 預設值,
/ _, D; b% t% x# h2 i如果是做內部的 block design(不含 IO cells),
5 e+ Q. M4 U" d3 s+ q  }, v/ s為了模擬前一級的推力建議還是設一下較佳,
但如果是 whole chip (含 IO cells) 就不太需要了.