11/27 Verilog 硬體描述語言與合成課程

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課程名稱：        Verilog 硬體描述語言與合成 ( Verilog coding for logic synthesis)

Verilog HDL標準定義的語法不僅僅是做為描述硬體設計的語言，其中部分是屬於可以透過電腦輔助設計(EDA)軟體來合成硬體的語法，部分是用來輔助驗證設計所定義的語法。身為一個數位IC設計工程師對於這兩個面向的語法都應該有所涉獵，但本課程所要深入討論的是用於硬體合成的語法，除了可合成語法集合的介紹之外，最重要的是硬體設計的觀念與硬體描述語言的結合，語法本身是死的，針對不同的設計目標(速度、面積與功率等)，用的巧妙與恰到好處才是設計的真正價值所在。本課程會從硬體設計的角度來詳細討論比較好的coding style，不會受限於FPGA or ASIC設計實現方式的不同，而是具有普遍性的設計通則。

課程目標：       
1. 瞭解可合成的語法集合與用法
2. 加強數位邏輯電路設計的觀念，學會好的硬體語言描述方法
3. 提升數位IC設計的功力

課程對象：
數位IC設計研發人員。建議學員需具備Verilog or C語言及邏輯電路的入門基礎。

課程大綱：       
1. 硬體描述語言基本介紹
1.1 設計流程
1.2 Verilog-1995 語法
1.3 Verilog-2001語法
1.4 用於合成的語法集合

2. Verilog coding style
2.1 命名規則
2.2 設計切割
2.3 組合電路
2.4 循序電路
2.5 狀態機
2.6 參數化設計
2.7 陷阱

3. 設計優化
3.1 面積優化
3.2 速度優化
3.3 功率優化
3.4 時脈
3.5 同步於非同步重置電路

4. 設計實例
4.1 FIFO
4.2 浮點運算單元
4.3 I2C (option)

課程時間：2010/11/27, 11/28 週六日 9:00AM - 16:00PM
上課地點：台北市漢口街一段45號8樓 (靠近台北車站)
課程諮詢：02-2312-2666分機60-63
主辦單位：傳識資訊教育訓練中心
相關網址：http://www.fitpi.com.tw/products/emb_sys/OA130C.htm

stephen1065

上課地點：台北市漢口街一段45號8樓 (靠近台北車站)

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真的很可惜沒機會去上課