|
工作兩年常常遇到 公司的研發高階主管飛國外 解客戶的Bug& b+ f0 y4 D9 z+ v. d _
原因往往是自己家的IC 在產線上做高低溫還有封裝測試都是PASS 但是往往一上客戶板子就出包
3 e2 g# n- h' _, g, p
, z- e6 _9 l0 {; f我自己是覺得可能有以下幾個可能
+ [ B% k8 O! I# y: l5 V1. IO的 Eye diagram不夠大 或者是板子傳輸線上有阻抗匹配的問題
( K J1 A. @5 X# v5 ]2. Board Level的 ESD或 EOS Fail, P% t# Q. I0 m* r" y
3. 板子上的Chip間 EMI的互相干擾
}2 v2 c# |% Q1 f8 e0 c" b: S, Q$ a- u2 n5 q& Z: R: u, H# C
我的疑問是
9 x w& P8 S# q, z; z l1. 除了以上幾個情況外 還有什麼情況也會發生 在客戶的Field(板子)會Fail?
8 W; y1 O% d9 o0 U) B2. 如果IO 的 Eye diagram不夠大, 有哪些有效的方法可以提高 Eye呢?
' z$ J. L, h1 _+ u0 N3. 有沒有什麼方法可以事先驗證或模擬 客戶的環境 讓我的IC上到客戶的板子也不會有問題? |
|