請問使用power ring會有出現此error呢?

wombatwu

我已確認電路無誤，但在電路周圍畫上Power ring,Gnd ring就出現以下softchk的error訊息。
請問有前輩知道原因嗎?
$ J( I4 u) G6 T" N. s
錯誤訊息如下，
check SOFTCHK SUBSTRATE UPPERALL.-2Errors
, V- o/ s' R( \" M
這兩個錯誤都是針對power ring。

crystal_blue

你好:
      一般來說出現SOFTCHECK的問題，就我的經驗所遇到的情況
- s! {. j7 A- i  c* w: n都是因為下列的原因所產生的:
4 t4 z8 G% d2 `1 D3 d* g6 P1 o6 \. M
1.POWER PIN 沒打上
' ?: p! k% p) R# r# ~6 _( K- h( I3 S2.POWER PIN打錯 (如 VDD OR GND 打相反)
8 {! j' ?1 Y" ~! f# F3.不同的電位沒用LAYER做區別(如SUB2 )
6 Y) }( A7 ~1 w- a+ ^0 L$ k$ a
4 F, u8 `1 ]" V. s" t4 B$ d以上是我曾遇過的問題，提供給你參考。

wombatwu

不好意思，我忘了補充還有出現Extraction Report的error，

WARNING:  
% R9 N8 \, U( ~# j! `          Stamping conflict in SCONNECT - Multiple source nets stamp one target net.
, |, S4 E, W8 u# x          Use LVS REPORT OPTION S or LVS SOFTCHK statement to obtain detailed information.

& X) q* z9 z; H0 w& Ecrtstal_blue前輩，謝謝您的回應，經檢查我的power pin沒有打錯，且怪就怪在若我的power ring 用nwell全包覆起來就會出現error，但若將power ring不完全包起來，而是呈現"C"狀，缺口再用metal層連接，此error就不見了。請問您有遇過這樣問題嗎??

arthur03226

檢查一下，被power ring包起來的線路裡面的ground有沒有把電位接出來?
' j$ R5 ~$ Z! A8 z9 a3 ]7 Z感覺起來你的ground (p+ diff)似乎是由psub接起來的不是由metal連接