智原科技採用捷碼(Magma)的FineSim SPICE電路模擬器

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捷碼科技(Magma)的Knights Camelot CAD導航解決方案與Mentor Graphics YieldAssist故障診斷引擎進行相互連結
. N4 j- ?, x& b/ D6 L% w5 h) w故障診斷引擎的測試結果可自動移轉至故障分析軟體中

美國舊金山  2008年7月22日訊 — 晶片設計解決方案供應公司捷碼科技（Magma）（納斯達克交易代碼： LAVA）今日宣佈與Mentor Graphics®（明導國際）共同合作，完成故障分析的整合介面開發，可將Mentor的YieldAssist™測試故障診斷引擎連結至Magma的Knights Camelot™ CAD導航解決方案。該介面允許從Magma的 Camelot導航系統內部，直接閱讀及顯示由YieldAssist得出的故障通訊匣層及位置之集合。此項整合讓使用者無須於兩系統間進行資料翻譯作業，將使故障分析較先前更為便捷。

% w- L6 d% L# z$ c8 D一旦進入了Camelot，故障通訊匣層（failed-net）資訊就可以在佈局和原理圖（schematic）之間進行交叉比對，並傳送到晶圓廠和各種故障分析工具中，如此將可加快產品除錯與設備分析作業。

明導國際可測試性設計產品部市場總監Greg Aldrich表示：「Camelot的設計分析及CAD導航能力在故障分析業界早已享有盛名。透過YieldAssist和Camelot的整合，雙方彼此的客戶將能從掃描式（scan-based）測試獲取更大價值，並在了解矽晶片故障的根本原因上節省可觀的時間與精力。」
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捷碼科技公司晶圓分析業務部副總裁Ankush Oberai進一步指出：「我們的目標是為故障分析工程師提供有效的、流線型（streamlined）的解決方案，以達到真正的可製造性設計。藉由在YieldAssist 與Camelot間所建立的自動化介面，明導國際和捷碼科技已為業界建立起在準確度及吞吐率（throughput）的嶄新標準。」
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YieldAssist：精確結果、高吞吐率
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1 T0 y' ~, W6 J7 y/ W明導國際YieldAssist的先進測試故障診斷工具提供完善的功能，可針對未能通過可製造性測試的設備迅速進行分析。YieldAssist結合由Mentor的FastScan™ ATPG工具與TestKompress®測試模式壓縮工具所生成的生產掃描測試模式，以及從Mentor MBISTArchitect™得到的記憶體測試結果，快速且準確地辨識並分離出限制良率的故障區域。

因此，經過最佳化作業以便提供精確結果及高吞吐率的YieldAssist，不論在製造過程中或故障分析實驗室裡皆能透過線上執行。
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Camelot：進行故障分析的業界標準
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4 z; S- i. ?1 \, a: a5 |% Z7 N! K捷碼科技的Camelot軟體系統是用於故障分析、設計除錯和良率改善分析的新一代CAD導航標準。透過50多種不同類型的分析與測試設備提供電腦介面及導航能力，Camelot可使設計與半導體故障分析實驗室的設備和人力資源得以達到最適化。它的應用工具、功能、選項及網路連結能力提供了完整的集成系統，對各種檢查、測試和分析工作皆可達到迅速且有效的檢查與解析。Camelot同時讓故障分析實驗室的產品小組與設計小組間能進行更緊密的協同作業，因此可大幅縮短了良率達成及產品上市時間。

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Magma發表Titan 首套結合了全晶片、混合信號、分析和校驗的IC設計平台

無與倫比的模擬、類比優化 (analog optimization)、晶片完工修整 (chip finishing)以及物理校驗整合(physical verification)和自動化
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　　台灣台北，2008年3月4日訊 ─ 晶片設計解決方案供應商捷碼科技有限公司（納斯達克代碼：LAVA），於今日發表了首套全晶片級混合信號設計、分析以及校驗平台Titan™。不同於其它設計解決方案，Titan™將混合信號實施方案與數位實施(digital implementation)、電路模擬(circuit simulation)、晶體管級提取(transistor-level extraction)以及校驗緊密整合為一體——使得類比設計師們實現了效率和生產力的重大突破。
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$ [; b4 C9 f$ }- z. h　　由於 Titan™ 同樣基於捷碼科技的統一數據模型，因而它能夠緊密地與捷碼科技的Talus® 數位IC實施、FineSim™ Pro電路模擬、QuickCap® TLx晶體管級提取(transistor-level extraction) (同樣在今天發表)以及Quartz DRC 和Quartz LVS物理驗証產品共同工作。其結果就是類比和數位設計團隊不再單獨工作，而是能夠對彼此的設計空間有一個清晰的了解。

　　捷碼科技主席兼首席執行長Rajeev Madhavan 先生表示「Titan™平台是捷碼科技發展歷程中的又一個重要的里程碑，實現了IC設計中的遊戲變換優勢。」他進一步強調「通過針對數位設計的Talus和針對混合信號設計的Titan™平台，我們已經達到了之前電子設計自動化(electronic design automation)行業從未向晶片設計師們提供的整合水準。」
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, `7 {" \1 n9 m7 q7 ^　　捷碼公司訂製設計事業部總經理Suk Lee 先生表示：“類比/混合信號設計工具已經無法像數位設計工具一樣緊跟摩爾定律(Moore’s Law)的發展步伐，利用這一無與倫比的類比IP優化(analog IP optimization)以及過程移植(process migration)、統一模擬(unified simulation)、物理驗証、物理設計和晶片完工修整環境的自動化-以及與數位設計流程的現場整合 - Titan在混合信號設計(mixed-signal design)的變革中實現了重大的飛躍。”
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Titan：類比/混合信號設計的進化
　　目前類比設計流程及其團隊與數位工作是完全隔離的。類比積體電路很大程度上仍然是全部訂製，而且需要艱辛的手工草圖繪制。除了成本相當耗時又易於出錯之外，晶體管級(transistor-level)的設計風格也不允許將現有的設計輕鬆地移植到新的代工廠(foundry)或新的製程/技術節點(process/technology node)。相反，此類設計的有效移植需要從頭開始進行電路重新實施。而通過Titan平台，類比設計師們仍可將自己的專業知識應用於第一電路拓撲的定義，但移植到新的節點將更為方便。
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閃電般的自動化晶片完工修整以及與數位實施的現場整合
  q( M" T' V8 Y7 L: r, @; ~# ~　　在傳統的流程中，晶片完工修整 (chip finishing) — 設計中的數位和類比模塊已經完成協同的佈置和佈線(placed and routed)— 是需要手工干預、相當耗時的一項工作。Titan的晶片完工修整是平台中首先發佈的產品，提供了完整的、自動化的晶片完工修整功能。
快速的、高容量的系統將混合信號平面規劃圖與Talus的佈局和佈線(placed and routed)功能整合為一。它能夠輕鬆、熟練地處理最大規模的設計，通過一個有效的、基於約束(constraints-based)的方法自動化類比網絡和特殊網絡佈線，通過與Talus、Quartz DRC 和 Quartz LVS的現場交互界面，使所有的混合信號平面規劃圖能夠立即用於物理和時序驗証簽核分析(physical and timing verification sign-off analysis)。Titan的晶片完工修整能夠實施同時影響類比和標準單元(standard-cell)組件的階段晚期的工程變更命令（ECOs），而不會導致嚴重的延期。

高效率的全晶片電路模擬
# n+ w  f: P* G& l　　利用業界領先的電路模擬器(circuit simulator)FineSim，以及堪稱業界黃金標準的寄生提取(parasitic extraction)工具QuickCap TLx，Titan提供了一個整合的模擬環境。對於真正的混合信號設計，FineSim 接口也允許全晶片的電路模擬(full-chip circuit simulation)，使得設計中的類比部分實現了SPICE 級(SPICE-level)的準確率，設計中的數位部分實現了fast SPICE 級的準確率。在將晶片交付矽片生產之前，這一特性確保了類比/數位接口的有效模擬和校驗。

0 {6 D7 W+ u- P% V2 p6 @　　Titan 晶片完工修整功能目前已經上市。欲獲得關於捷碼公司如何整合類比和數位設計以加速混合信號設計的開發，請上網 www.magma-da.com/WPTitan.html 下載白皮書《Titan 統一的、自動化的、全晶片混合信號設計解決方案》。

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無與倫比的模擬、類比優化 (analog optimization)、晶片完工修整 (chip finishing)
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　　台灣台北，2008年3月4日訊 ─ 晶片設計解決方案供應商捷碼科技有限公司（納斯達克代碼：LAVA），於今日發布了QuickCap® TLx ，該工具在堪稱業界黃金標準的3D電容提取器之上增加了先進的晶體管級(transistor-level)提取支持。

　　QuickCap TLx與捷碼今天同時發布的、全新的Titan™混合信號設計平台緊密地整合在一起，從而確保了設計師們能夠只利用物理平面佈局圖作為輸入對他們的設計進行模擬，而無需對平面佈局圖的寄生效應進行提取。同時，QuickCap TLx也可以單獨運行，能夠完全支持目前模擬、存儲以及時鐘網絡模擬中使用的主流行業標準。
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6 s+ m* Y" Q: r& G　　利用預特徵描述(pre-characterized)近似2.5D模型的、傳統的“基於幾何結構”(geometry-based)的提取器既無法處理65奈米以及45奈米設計中複雜的幾何結構，也無法實現必需的提取精度。
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　　捷碼物理驗證事業部市場行銷副總裁Kevin Walsh表示：“使用如捷碼FineSim™電路模擬器的SPICE模擬的設計師們，需要的是最精確的平面佈局圖後生成的寄生網表。”他進一步強調：“目標定位於最少的失誤、甚至零失誤，使得設計師們能夠去除多餘的差數 (margin)，從而完全獲益於製造技術帶來的優勢，進而提高性能，增加利潤。

0 b$ M( ]. d4 e4 @    QuickCap TLx充分利用了久經考驗的捷碼技術。它利用了QuickCap NX工具先進的隨機游動分析方法，它是全球領先的代工廠公認的黃金參考標準。為了實現更高的產能和可擴展性，QuickCap TLx還採用了Quartz™ DRC和Quartz LVS管線技術。
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以先進的特性應對45納米設計挑戰
　　除了晶體管級的提取功能之外，QuickCap TLx工具中還包括了一些有助於應對來自45奈米以及更精細製程幾何拓撲結構(process geometries)挑戰的全新特點，包括：
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• 考慮了應變矽影響，包括井鄰近效應（Well Proximity Effect, WPE）以及淺溝槽隔離（Shallow Trench Isolation, STI）
• 支持標準的代工廠綜合體，經過了參考流程的認證
• 基於Tcl的規則允許自定義的修正
• 改進了QuickCap提取的並行運行能力
• 當運行在多台設備上時，運行時間能夠隨設計規模的變化而升級
• 確保了寄生效應的降低以及網表生成控制
• 提供了基於閾(threshold)和分析的RC簡化
• 包括了靈活的網絡識別(net identification)，自動化的反向註釋
• 執行增量式提取

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台灣台北，2008年3月4日訊 ─ 晶片設計解決方案供應商捷碼科技有限公司（納斯達克代碼：LAVA），於今日宣布台灣積體電路製造股份有限公司（台積電TSMC）將於2008年3月份開始提供捷碼公司的Volcano™數據庫以及Quartz™ RC技術文件，連同台積電單元資料庫一起下載。
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6 P: z: N9 F9 T5 w" G, m" ?1 l) ^　　利用Talus® IC實施系統中的文件以及單一指令，設計師能夠有效縮短45奈米以及65奈米積體電路的實施時間，並有效減少工作量。而在開始設計實施之前，其它的流程仍然需要多個步驟，包括將LEF/DEF文件、製造規則以及RC提取技術文件導入到多個工具中。

　　Volcano數據庫中也提供了一種更為有效的方法，使得實施開始之後的設計變更能夠得以實現。如果使用單獨運行的工具，設計師們需要耗費大量的時間將數據庫導入到相應的單點工具中。在實施過程中，如果設計師決定在資料庫或者設計規則之間進行切換，那麼必須重複若干次將所有數據庫導入到多個工具中的過程。由於捷碼公司的軟體是基於一個統一的數據庫模型，因此只需要導入新的數據庫即可。當只更新其中之一時，舉例說明，當台積電只更新器件單元資料庫，而不更新規則文件時，通過分別提供Volcano資料庫視野 (view)以及Volcano設計規則，使得台積電提高了下載的效率，並有效減少了Volcano的維護工作，反之亦然。」
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　　台積電資深設計架構行銷總監ST Juang表示「為了響應對捷碼積體電路實施工具組件以及支持其統一數據模型的先進技術設計架構持續增溫的需求，我們實施了對捷碼公司Volcano數據庫的支持。」他進一步強調「通過輕鬆地存取訪問高質量的數據庫，將大幅度地提高設計效率，並增加矽片首試成功的概率。」

# T1 [5 [$ G: r' ?/ h; V* Y5 V　　捷碼科技設計實施事業部總經理Kam Kittrell表示：“將台積電強韌(robust)的製程技術和製造能力與捷碼公司整合的IC實施軟體結合在一起，無疑為用戶提供了意義非凡的性能、成本以及周轉時間等優勢，”他繼續表示說：“我們很高興能夠與台積電緊密合作，使得設計師們能夠更方便地充分利用我們的解決方案。

$ R6 y+ c8 p- u　　台積電已經針對經認證的工具數據庫，開發了一整套完善的品質控制製程，而且正在針對各種應用在45奈米、65奈米和90奈米等技術節點實施晶片設計。從3月份開始，台積電網站將會提供45奈米和65奈米的Volcano 顯示環境。

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HSINCHU,Taiwan; Sunnyvale, California (November 13, 2007) – Vivante Corporation and Global Unichip Corp. (GUC; TW:3443), a leading SoC design foundry, today announced that GUC has selected Vivante’s silicon proven scalable 2D and 3D graphics solutions for GUC's system-on-chip (SoC) designs. The agreement gives GUC access to Vivante’s Mobile Visual RealityTM solutions for customer SoC designs targeting mobile handsets, low power computing, personal media and navigation, and other consumer applications, on which the user’s visual experience makes the difference.

7 ~. L3 t, ~7 `4 C# }& {"We decided to partner with Vivante on graphics technology because of their ability to deliver a scalable solution that is extremely area and power efficient across a wide range of consumer applications," said Jim Lai, president and COO of GUC. "As a leading SoC design foundry, GUC is constantly looking for ways to bring proven, differentiated technology to our customers."

"Vivante is proud to partner with world class SoC design foundry GUC to deliver 2D and 3D mobile graphics acceleration solutions to GUC customers," said Wei-Jin Dai, CEO, Vivante Corporation. "Mobile Visual Reality will help GUC tailor customers’ products with solutions ranging from 2D accelerated user interfaces to PC quality gaming on handheld devices."

+ h, ^  Z4 Y+ ?4 x$ ^2 X3 n/ J4 ?9 oAbout Vivante Corporation
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Vivante Corporation is a privately held graphics technology company focusing on licensing 2D and 3D Mobile Visual RealityTM technology for the handheld market. Architected from the ground up to provide the same visual reality found on PCs and game consoles, but with far less power consumption and die size, Vivante's mission is to enable our partners to differentiate their mobile products with PC-quality visual reality. Vivante Corporation is headquartered in Sunnyvale, California with a subsidiary in Shanghai, China. For more information, visit http://www.vivantecorp.com.

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周延的靜態與動態電源分析功能 實現複雜低耗電設計的精確signoff分析

6 X8 y" n8 }$ R7 M/ S( G5 j< 2007年11月14日台灣新竹訊> – 全球電子設計創新領導廠商Cadence益華電腦今天宣布，無晶圓廠ASIC與SIP領導廠商智原科技(Faraday Technology Corporation，TAIEX:3035)已採用Cadence VoltageStorm&reg;電源分析技術，確保智原科技劃時代低耗電設計能符合其嚴苛低耗電規格。智原科技運用VoltageStorm的靜態與動態電源分析，驗證其先進低耗電設計方法，涵蓋power gating、de-coupling capacitance最佳化，以及multi-supply, multi-voltage (MSMV) scaling等。

智原科技曾經開發過電源分析解決方案，並成功地使用在90nm製程設計上。面對65nm製程以下的重大挑戰，智原科技廣泛地評估各種替代方案。審慎評估之後，VoltageStorm電源分析技術雀屏中選，證明擁有各種功能，能夠周延地驗證智原科技複雜的低耗電設計。此外，智原科技選擇的設計實現解決方案，結合VoltageStorm與Cadence SoC Encounter，更提供完善整合的途徑，能夠使power switches與de-coupling capacitance最佳化，提供智原科技絕佳價值。

智原科技SoC發展暨服務處長謝承儒表示：「我們非常關切65nm先進製程上低耗電設計電源分析的精確度。而經過我們的審慎評估後，VoltageStorm的確無論在功能、精確度、容量與效能上，都具備了能夠滿足我們未來生產需求的條件。對我們的後端設計工程師而言，從SoC Encounter直接執行VoltageStorm分析的能力，更是大幅提高了使用方便性。」

VoltageStorm的靜態與動態電源分析是Cadence低耗電解決方案的主要元件，也是Encounter平台不可或缺的一環，可驗證全晶片IR drop與power rail electromigration。 透過與SoC Encounter的密切整合，全自動的de-coupling capacitance與power switches最佳化得以實現。
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) N9 `; |; h- d8 T( I' V6 ~Cadence益華電腦數位實現事業群副總裁徐季平表示：「在65nm製程，低耗電設計團隊必須使de-coupling capacitance最佳化，以解決動態IR drop瞬萬電流，和減少關閉邏輯區塊電源所需的電源開關數量的議題。而完善整合的SoC Encounter與VoltageStorm解決方案實現了自動最佳化解決方案，不再有設計過程中的胡亂猜測，以精確的分析更增加了tapeout的高度信心。」
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在大多數的參考流程中，VoltageStorm都能夠讓低耗電設計團隊使IR drop降到最低、避免electromigration、使新增de-coupling capacitance與power switches的效率臻於極致，並確保以卓越的設計，杜絕矽晶片故障的可能。