請問好心大大有關layout問題

gkny

想請問一下哪位大大可以幫解決問題
我個別layout Symbol的DRC與LVS都過了
但許多Symbol連接起來時,卻會出現某個Symbol的輸入與輸出錯誤
8 x! K) Z9 A2 @5 z% S可是回去檢查單一個都沒錯
PS:vdd與gnd都有共同接同各點
1 S6 N+ K; |) G- ]% N

敢下線中>M<有哪位好心大大能解決

toxic

如果線確定都拉對...
port name也都打了，且也打在對的位置....
8 q9 q) t5 C* i5 i! D' @那....
. L6 d8 t! E3 I( U請確認RD給的netlist是不是正確了....[雙手一攤..]

jacky_123

Please check Calibre's  option command.Maybe

jkchien

回復 1# gkny
3 Y2 I9 w7 B3 s: \

    只要個別元件cell (layout 不稱symbol )的驗證確認cell I/O pin name無誤，卻在應用電路block cell時發生輸出入腳位錯誤
7 H7 G1 U  ~/ ]9 R3 @0 C有可能是因為command file裡面的text layer number衝突，必須要設定text primary only(意思是指認定最上層之text)

+ X8 {9 Y+ s! H0 g& V  nlaout level  ： block→cell
3 ?' Z, q7 l$ i# P& tblock的text和cell的text是用同一層text時：必須要設定text primary only
( |* i9 j  _, y0 M5 l0 l, R& C9 Iblock的text和cell的text是用不同層text時：必須要設定主要text layer

參考自簡氏國際設計有限公司-----積體電路佈局實務經驗書 LVS除錯篇 簡榮貴著作

ivor999

這種問題比較常見的是 netlist 裡面block間相對應的 pin 順序不對.