post-sim 的時間

jsp0520

各為板上的RD好
7 D& y, z0 N( m+ c/ P1 {
/ @  y1 L  U3 K! `小弟是研究所的學生  主要是做low power low voltage
5 i6 V* S& B! ?2 |9 V. a. s: N的DSM電路  現在正在粹 post sim
* q. S# s4 F+ a7 t2 U, E' L7 m
想請教幾個問題
* p2 ]3 `' H. d, S4 X3 x! T1. presim corner 會過但postsim不會過是怎麼回事呢?
/ z0 N3 c0 e; W5 z9 a9 V! X1 ]: F6 O2. 粹postsim的時間都很長(FFT)  請問這段時間該做些甚麼呢?
- f$ s5 _$ y2 B$ C1 S4 z. U3. 如何從postsim的 .netlist檔去估計寄生的線電阻及線電容?

bernie820

感覺你是第一次做佈局
" c- c$ ~, ^; _
presim並沒有粹取到寄生電容電阻，可以說僅單純的訊號流通
- o6 l# m% x% k- R4 l0 p
prosim是已經把你佈局的方式取出你的寄生電容電阻，所以會造成delay等問題

然而下線又是一回事喔!必竟上面那兩種都還只是"模擬"
) C" P5 f% w) k* A; g
奇景佈局副理說過一句話，再怎樣精確的模擬都還只是模擬，實際完成後會發生什麼事是沒有人可以預測的!

jsp0520

回復 2# bernie820
& ]  [1 s+ G: S/ b
! Z. o1 k  ~0 \1 ~& I* S. |
    感謝前輩的回覆
  o& E! S. K5 i* q. g$ Y小弟的確是第一次做大電路的布局及模擬
4 s. P. r9 R+ @; L因為速度很慢(FB=100Hz) 自以為這樣的低速在layout時可以不用考露太多
3 [3 {* |" C" F0 a9 b( Y想請問前輩  在debug時是要把每一點都抓出來看嗎
# n1 e" u1 l3 }我有點混亂了
& g3 B0 z- R' {3 j- D/ i6 U+ W請前輩指教

steady

postsim的netlist里面都含有寄生的線電阻及線電容

smilodon

这个要看你自己的电路对什么更关心了，基本上在做RCX extract时可以对R C做一个限定，对小于某些值的RC 不做提取即可，这样子可以使netlist规模小一些。另外，不是在Low Frequecy下寄生效应就可以忽略了，以OPAMP为例，lyout可能会造成differential pair的matching变差，会造成输出offset的增大。