模擬OP時close loop出現奇怪的振盪現象

Bookert0921

大家好：

小弟現在在模擬一個Folded cascode two stage的OP
其open loop的響應一切正常，增益約為90dB，PM=70度
但是把它接成close loop測試其settling時出現奇妙的振盪問題
+ \+ t! E& x  m: d已經debug兩三天，實在找不出原因，之前用傳統two stage架構沒遇過這種現象
4 q3 M) @9 E8 |5 ?( _) |不知道是架構選取的問題，還是有哪些原因是沒考慮到的
煩請專家們抽空給點意見，謝謝
- \- g+ P, j# U$ e( J1 _: Z( F% R" @! ]3 |
2 W' `3 A/ Q8 e, u架構如圖:


" i* R4 `) X" s其響應如下:
4 a; K; p) g3 K

Zuman

我的理解还是phase marge的原因，这种情况的发生是因为你是用线性区的mos做调零电阻，在扫输入电压的时候，在接近VDD的时候CC与RC（MOS电阻）形成的零点会飘，使得phase marge不够i。你把mos电阻换成普通电阻试试，应该不会有这种现象了~~

arsenal_he

Try increase compensation cap.
Re-run ac sim again while adjusting the input DC point

Bookert0921

您好

0 [# P( x' w$ e! k我原先的miller cap是4pF, totally frequency response如下
! s( D* x+ `/ O7 K" H
2 k" [5 t) J! q% _( L& i
當初一開始就覺得是phase margin有問題，可是怎麼check都不像
當miller cap等於400pF時，這個現象仍然存在，下圖為我打入一個step之後的響應

3 a' Z" D1 i5 {9 w
# G) Q2 n( n' v7 X, d就只是振盪變緩了，可是整體現象仍不變
不知道該怎麼辦~~感謝您的回答

arsenal_he

+ h5 |( q) u- r9 v9 ^. F9 O- z1 h
How about set smaller plot step size?
  x0 Z! _& o9 C4 ^/ [0 k$ {% [In addition, how did u connect the close loop?

suewe

請問一下，run ac & train分析時，在output端的load是相同的嗎?
奇怪的是，在ac看到至少有100MHz的unit gain band width，怎麼會在train分時，slew rate要10us?

Bookert0921

感謝阿森納與suewe的回應，我的loading cap.都是假設為200fF
您說的將X軸的time step改小我試過了，仍然得到一樣的結果
3 W; n- t! Q! C: l/ {: L9 N3 |其電路的接法就如同傳統的unity gain buffer如下
在vin+端打入0-1.2V(VDD)的信號來測試其slew rate與settling time

5 X; G3 R5 l1 B8 [% g很奇妙的是，如果我打入的輸入信號是0-1V就不會有這種情況，如下圖所示
此時的slew rate就"看似"為正確的
8 V% l* p) \( {- H; q( U6 G
但對Y軸zoom in會發現還是有奇怪的振盪信號存在

打弦波去做測試，發現在input為100-MHz時
會有一個很明顯的反轉現象，關於這個我沒什麼sense
! X5 {: x) e% Z& Y打10-MHz或1-MHz的input，輸出也會在某些地方會"措"一下

- X3 u. ]/ E6 p在小弟的認知上，open loop的PM對應到的是close loop的damping factor
大不了就抖一抖，但在PM為正的情況下會越抖越小
然而這個現象比較像是在某個點上滿足巴克豪森條件
" y/ Q9 U/ v/ V4 i* K( B能力不夠實在是無解，或許是我電路有接錯也說不定

Bookert0921

以下為我的spice code，煩請有心人士不吝指教
因為有點冗長就用貼圖的


) h" I; k; u) ^: D: A2 a

hoodlum

請問樓主你跑AC分析時, 你給的信號輸入DC 是給1.2V嗎???
1 Z0 t9 R0 S: y1 F若是??你的power是1.2V, 輸入DC LEVEL 1.2V 有些
& S# h/ @% G' A+ qMOS的操作區間應該會掉出飽和區, 這樣gain應該會掉下來
若不是, 那你的AC分析點並不是你跑暫態的操作點, 這樣你的
頻率響應結果並無法對應到你的暫態響應結果

Bookert0921

我貼code好了，剛剛發現點圖好像除了我自己以外都要錢
真的很抱歉，我不想故意歛財
" P% N* M( \7 t% Q) ^
8 @2 X3 B) Y. \' P以下為第一部分

.option post accurate acout=0
) |+ v, M0 j1 U0 n9 w.global vdd gnd!
$ y& a9 y( {: P% U+ K# D9 g
****** Supply ******

5 K( g( O7 f# J# B1 RVdd  vdd gnd! 1.2
Vss  gnd!  0  0
) B7 A1 j' T* ^) [$ }% v5 N3 QVin1 vin+ gnd! DC='vdc' AC=1
1 m% W! w$ U, r1 g- o, kVin2 vin- gnd! DC='vdc'
. m  E  ?" h( O. y*Vin1 vin+ gnd! DC=0.6 pulse (0V 1V 0 1u 1u 10u 20u)*SR
Vin1 vin+ gnd! sin(0.6 0.6 100X 2ns)
4 R% \4 M4 O7 }# u) ^.param vdc=1
% G8 s, o( o* o1 m**************************************************

3 \* j2 @: F6 ~+ C2 v8 \" W5 j9 r$ P*bias*

, E0 {* z2 ?* J; x3 n/ x$ o.subckt BIAS vbiasp vcascp vbiasn vcascn

. h3 y8 a. M7 f" q# g1 D0 tM1        vbiasp        vcascn        nc        gnd!        nch        w=10u l=1u M=1
M2        nc        vbiasn        nd        gnd!        nch        w=10u l=1u M=4
' E( v# m1 A0 X1 s! u  LM3        nf        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=1
M4        vbiasn        vcascn        nf        gnd!        nch        w=10u l=1u M=1
; u0 _) J0 z$ o' n: S1 @M5        vcascn        vcascn        gnd!        gnd!        nch        w=2.5u l=1u M=1
M6        vbiasn        vcascp        nh        vdd        pch        w=30u l=1u M=1
M7        nh        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
) T; S7 t6 Q; ~6 g& YM8        ni        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
M9        vbiasp        vcascp        ni        vdd        pch        w=30u l=1u M=1
M10        vcascn        vcascp        nj        vdd        pch        w=30u l=1u M=1
. _, o+ g0 {$ P- K, ~- r! BM11        nj        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
M12        nk        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=1
M13        vcascp        vcascn        nk        gnd!        nch        w=10u l=1u M=1
M14        vcascp        vcascp        vdd        vdd        pch        w=7.5u l=1u M=1
/ D5 l2 n6 {3 T5 uRb        nd        gnd!        2k
9 k6 @2 Q0 e" [1 T. `( }
*start-up*
M15        vbiasp        nl        gnd!        gnd!        nch        w=10u l=1u M=1
M16        vcascp        nl        gnd!        gnd!        nch        w=10u l=1u M=1
M17        nl        vcascn        gnd!        gnd!        nch        w=10u l=1u M=1
M18        nl        gnd!        vdd        vdd        pch        w=0.2u l=1u M=1
( l$ x5 J: k) [7 n* U( L
.ends
6 q2 M$ w; [  [
7 ?5 L0 {: K  L' u4 X- o& t" @Xbias        vbiasp        vcascp        vbiasn        vcascn        BIAS
+ O8 T3 g% U8 C. z+ L! h
*first stage*
4 d& r' Y1 K: B3 x1 n$ e- VMq1        n1        vin+        n3        gnd!        nch        w=10u  l=1u M=10
, Y/ u" K. c' \" t' l2 Z  _% a*Mq2        n2        vin-        n3        gnd!        nch        w=10u  l=1u M=10
, t0 u) c0 Z( xMq2        n2        vout        n3        gnd!        nch        w=10u  l=1u M=10 *SR test
Mq3        n1        vbiasp        vdd        vdd        pch        w=30u  l=1u M=4
Mq4        n2        vbiasp        vdd        vdd        pch        w=30u  l=1u M=4
Mq5        n4        vcascp        n2        vdd        pch        w=30u  l=1u M=1
+ D! D( q6 Q+ Z9 uMq6        out1        vcascp        n1        vdd        pch        w=30u  l=1u M=1
Mq7        n4        vcascn        n5        gnd!        nch        w=10u  l=1u M=1
2 a6 T( d, _5 |: K- R$ j) xMq8        out1        vcascn        n6        gnd!        nch        w=10u  l=1u M=1
. f) G9 m  {1 ~. AMq9        n5        n4        gnd!        gnd!        nch        w=10u  l=1u M=1
Mq10        n6        n4        gnd!        gnd!        nch        w=10u  l=1u M=1
( _* M( |3 h6 j, Y- ]% }" OMq12        vbiasp        vbiasp        n1        gnd!        nch        w=10u  l=1u M=1
8 \% ~9 l9 v) Q* K3 f7 _7 rMq13        vbiasp        vbiasp        n2        gnd!        nch        w=10u  l=1u M=1

Bookert0921

以下為第二部分，感謝大家看到這邊

Mbias2        n3        vbiasn        gnd!        gnd!        nch        w=5u l=1u M=13

8 z8 I( t: S1 p+ r. ?*two stage*

Mt1        vout        out1        gnd!        gnd!        nch        w=10u  l=1u M=6
Mt2        vout        vbiasp        vdd        vdd        pch        w=30u  l=1u M=2

Cload        vout        gnd!        200f

*lead compensation*
Cc        vout        n7        4p
# s' N4 v8 C7 ?6 t5 g9 v, A- {1 DMc1        n7        vdd        out1        gnd!        nch        w='Wc'  l=0.2u M=1
! I9 z4 _5 z' f+ N" U*Rb        n7        out1        'Rb'
.param Wc=0.8u
2 [" @' X/ i# k1 t8 f
****** Analyplysis ******
.op
( E% Q  g5 Q$ L0 L4 I*** DC ***
*.dc vminus 0.59 0.61 0.001
*.measure dc        Input-Offset        FIND        v(vin-)        WHEN        v(vout)=0.6       
*** AC out ***
*.ac DEC 100 1 200X
- O" D& T: G2 m! L( @! {: U.measure ac         Unit_gain_freq         when         vdb(vout)=0
.measure ac         phase         FIND         vp(vout)        when vdb(vout)=0
# H% p0 ^  e( o7 a. d4 k.measure ac         gainmax         MAX         vdb(vout)
.probe ac PM=par('vp(vout)+180')
.probe vdb(vout)
3 q# t5 ]# K: J1 I/ b4 i+ Z.probe vp(vout)
.temp 27
*** Slew Rate ***
.tran 1n 2u *100u
% c; U1 G; P0 G& Z*.measure tran UPSR DERIV v(vout) AT=0.5u
*.measure tran DNSR DERIV v(vout) AT=1.5u

.end

arsenal_he

You opamp is not rail2rail in or rail2rail out, and even for 1v application, still you need to decrease the vdsat of your current sources

e2000

看起來是你第二級那邊有問題，一般的摺疊疊接怎麼跑都沒有這問題
2 M& e/ ~6 K0 H不然試看看把把L調整一下，不知道你是不是因為要衝增益或是計算方便才把L調這麼大

dennishsu123

檢查一下bias ckt 的 vbiasp vbiasn 波形是否為一常數值

li202

VDD才1.2V,
5 i5 B4 N8 c3 O' E8 I輸出端又是class A, 怎麼能夠讓你跑rail to rail??
Vin能到0V也是大有問題,輸入端也不是rail to rail,
Vin=1.2V的相位失真應該是在輸出端, 因為早就失去它飽和區的操作~~
AC沒有問題是因為你的輸入偏壓點DC=0.6V,當然合乎她的工作範圍
0 I; k/ [+ c& A. ^3 R& y2 J用sweep的方式,DC=0~1.2V,你就會發現哪些偏壓點的相位失真了
) B/ h2 t9 `6 G$ h2 a8 I7 P
2 {! T* V) G7 l7 [* ]2 }這是新新手常出現的問題

Bookert0921

我後來debug出來了，跟大家分享一下，以下先回應各位大哥的問題
7 u; r) o, c9 M, {期望可以學習到更多的東西

回應阿森納大
就算input不是rail to rail，其整體操作打0-VDD的方波在接成unity gain buffer還是可以達到應有的輸出
只是在那時並非操作在電晶體該存在的區域，所以速度會呈現像是e^-1次方緩慢成長而非線性增加
# n& t' C! F) d5 Y% V以下圖為例，是一個PMOS input的two stage OP
; Q1 t. [' \9 L1 S5 k, N* M
8 ?1 T2 G/ i% Q& J當Vin+端為VDD時，電晶體關掉，而Vout逐漸上升
/ v; ^& O9 T# V, S3 z左邊Vin-那顆電晶體也逐漸關掉，但相較於右方輸入級接到的是絕對VDD的值
0 |* s' Y# I) x, T' x: z左邊電晶體關掉但因為Vout還沒等於VDD所以subthrethold leakage會比右邊的大
最後逐漸將他充到接近VDD而完成一次buffer的操作
& {& o" m8 z/ f( x* s7 z
* V" h: s3 e5 l( e/ Q而輸出端是rail to rail吧！輸出為零時把下方NMOS壓到triode region輸出VDD時電流源自己triode
( p+ z5 I- _5 x4 R2 y: M& l我之前在模擬一般的two stage OP和gain boosting OP時打方波進去都是OK的
' W9 b- i! k, I- v
& h& }* r7 P) r回應e2000大
8 ]& p. w5 L9 j1 o$ J& hchannel length是為了在低壓下實現出高增益的放大器
主要是因為之後要做的DAC大概估了一下gain error導致的nonlinearity而算
+ ^; T- O! V2 T: ~6 k9 q8 ~速度上的考量是還好，重要的是精確，所以當時才會以length為1下去做設計

Bookert0921

回應li202大
輸出端肯定是可以跑0-VDD的，雖說是class A操作，在大信號的操作下
. q( K) _; i. D仍然有辦法把電流源hold住或者把它全部導到地
而針對你所說input DC位準在1.2V下其他電晶體會跌出saturation
/ K4 b' H4 o7 c8 |8 N我有不太一樣的看法，一般來說NMOS input，在意的是common mode的下限
而PMOS要注意的是common mode的上限，對NMOS input而言
只要操過那個點之後電路都會維持在saturation region
而會改變的是電流源的drain端voltage，但那只會讓電流源更加的deep saturation
& |7 O7 e4 R, i7 e) p7 u' m/ E  U( F/ Z所以應該不會造成其他電晶體跌出saturation外
& B( ?; q. s- F( A而輸入端rail to rail我在前面回應過阿森納大，我認為輸入不是rail to rail沒關係
: ^7 y/ ]' E1 B9 b$ b若有rail to rail的方波打進來，接成unity gain buffer後只要輸出可以rail to rail即可呈現

Bookert0921

後來這個暫態的問題我自己的發現是因為folded cascode這個獨特的架構
# ~, V# r$ H3 @; ~$ {如同B. Razavi AIC的p.333和Martin的p.268，我把圖抓出來如下所式
; J+ W0 K# M; a9 J0 _當Iss>Ip時會潛在性的造成電路有不穩定的可能發生，我當初設計時有加入clamp transistor(圖上沒畫但code裡面有)
. H/ u# p+ s) Y
2 `6 E' Z! s: w! A, `3 e' ]% N) R7 P但是因為folded那級的電流太小，以致於NMOS的drain端遭受很大的暫態
所以我就加入.ic去看該點電壓在何時會導致不穩定，在將folded那一級的電流給加大
如同書上所講，當Iss=Ip似乎是個比較好的設計，這是我這次學習到的教訓

如果覺得小弟哪邊觀念不對，希望大家不吝指正
電路設計就是需要被大家教訓一下，才會刻苦銘心
9 \7 L# i' T9 g# j以上，謝謝大家

semico_ljj

回復 17# Bookert0921
我觉得可能不是这个原因造成的！

chungming

your input command mode rage is 0 to Vdd - (Vsg1+Vdsat5)
7 m  M7 S: m- n+ e7 g/ h% Loutput command mode range is Vdsat7 to VDD-Vdsat6
* f: A$ |& Y0 y
  G5 v) ~" L( x# t9 ~if this opamp is connected as unit gain buffer,
  T0 Z/ s6 X; f/ d4 I! |then the input & output command mode rage will be the same as vdsat7 to Vdd - (Vsg1+Vdsat5)

don't trust simulation too much !
, }' n( n7 k- k; N( AIf you really want to design a real world opamp.

Bookert0921

謝謝chungming大的回應
可以請問一下，考慮上述in/out common mode的情況下
* G' I0 J9 A) n' U# M接成UGB為何在模擬上仍可從follow input的方波從0-VDD