關於 合成 指令 clk_latence 的請益

trwh

因為我的電路需要多種clk
clk比此之間有延遲的關係
' L9 s* o5 h- v( d' Z例如 clk  clk1  clk2  clk3
6 L' ?5 C% C' J" J( a! S這些clk週期等相關設定都一樣的
! O/ z# b# x' h; X' Q3 P1 N唯一不同的是  clk1 比 clk  延遲0.375ns
- N+ b) N+ |: M2 t' }            clk2 比 clk1 延遲0.375ns  (clk2比 clk 延遲0.75ns)
& z3 F8 N' F+ d. H* m            clk3 比 clk2 延遲0.375ns  (clk3比 clk 延遲1.125ns)
9 R6 ]1 e, C3 ~  j但是我只要一個clk port 接出io pad
: @3 S6 b+ b3 A$ S5 K也就是clk1 clk2 clk3 要由 clk產生
因此我在verilog 寫一個 clk generator如下

module clk_generator  (clk, clk1, clk2, clk3);  
% w. m8 B6 {3 B. t; {2 E) R- \  input clk ;
  output clk1, clk2,  clk3 ;
  buf BUF_0(clk1,clk);
  buf BUF_2(clk2,clk1);
# G5 b; P/ m, [6 S2 v  buf BUF_3(clk3,clk2);
( d- s) n8 `- Mendmodule

% z& l7 C4 |: y: J: p& W( L# J再我主要的module中引用如下
module s4478( GND, VDD, clk,  G1, G2, G3, G4, G5,OUT1, OUT2, OUT3, OUT4, OUT5, error );
  input GND, VDD, clk, G1, G2, G3, G4, G5;
  output OUT1, OUT2, OUT3, OUT4, OUT5, error;
8 a: ]* A. D; v& p, P+ u  wire   clk1, clk2, clk3 ;
" [& G" Q5 |1 X+ o- K" f6 \.
% Z# j9 u( l/ J; {.
clk_generator clk_generator ( .clk(clk), .clk1(clk1), .clk2(clk2), .clk3(clk3) );  
.
/ Y, _( M; C6 j- N.
end module
+ V9 I$ F: _" h% |7 y: E0 @* z9 f( x
design vision 指令 clk部分描述如下

current_design $active_design
create_clock [get_ports clk] -period 4 -waveform {0 2}
) |8 d; f$ b9 p% X7 D7 J" tset_clock_uncertainty 0.3 [get_ports clk]
set_clock_transition 0.3 [get_ports clk]
0 g) m5 y& z) w# w3 t& T0 A/ Z: [set_fix_hold [get_clocks clk]
( V! o/ ~2 H1 N+ fset_dont_touch_network [all_clocks]
1 n1 I3 i0 j! [" _: K. Sset_drive [drive_of "CCU90mt1_05V_FBB_0909/INVd1/zn"] [get_ports clk]
create_generated_clock  -name clk1 -source clk -divide_by 1 [get_pins clk_generator/clk1]
1 a4 ^3 Y2 `& P! T- z/ `& vset_clock_latency 0.375  [get_pins clk_generator/clk1]
create_generated_clock  -name clk2 -source clk -divide_by 1 [get_pins clk_generator/clk2]
set_clock_latency 0.75  [get_pins clk_generator/clk2]
8 n, ^' t, a) y, y" ccreate_generated_clock  -name clk3 -source clk -divide_by 1 [get_pins clk_generator/clk3]
2 v  Q. E0 h  \; P, \1 oset_clock_latency 1.125 [get_pins clk_generator/clk3]
, \4 R) ^( l, X9 I- D
$ T5 x3 R6 I1 H! |; e結果我的clk tree只有最原始的clk
& {2 Z' T( E/ tclk1 clk2 clk3 都沒長出來
不知是那裡用錯了或遺漏了
或是encounter clk沒設定好
用了很久都用不好
% v2 w9 l* L; A3 L0 W只好請教各位
- f9 P7 p0 v- c, r( h. ^/ S* o萬分感謝

masonchung

試一下
set_clock_latency -source 0.375  [get_pins clk_generator/clk1]
set_clock_latency -source 0.75  [get_pins clk_generator/clk2]
4 K- N, r9 i7 o; n: eset_clock_latency -source 1.125  [get_pins clk_generator/clk3]

1 ]. x0 j. I7 u+ n) s/ ]' D你的寫法是給下一級的constrain

有錯請指正