菜鳥求問 - 釐清觀念

mrj0702

各位先進你們好：
　　小弟應該算是初次"認真"接觸數位IC。所以想釐清一下自己的認知是否正確，之後的資料自己找起來也比較有頭緒。

8 i% n* ~! E9 W& m  W# s, W在學校的課程中大致上知道數位IC的流程如下：
根據需求，先寫個基本的流程。
6 _  b3 n" X8 C% w- L1 n然後利用Verilog HDL(或VHDL)撰寫之後，在ModelSim(或QII)上進行模擬。
3 M8 H) e5 I% @" p( b, r3 N' |如果正確，再燒錄到 DEII(或FPGA)進行平台進行再確認即可。

8 M; m! d7 o, f! W6 a  e但是，如果要做成可以下線的IC(MOS那種)，中間不是需要將 VHDL code透過軟體自動合成電路(Layout)，然後再進行DRC、LVS...等驗證嗎？
" _$ X0 |3 ?: v+ t6 A5 h0 E這算是Referenced Flow for Cell-based IC Design 嗎??
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再請問，電路合成軟體一般都是使用哪一套工具?是Synopsys的工具?還是Laker?
) `7 c; o6 h$ s
! S0 {) Y# D: S麻煩各位先進幫我釐清觀念，越詳細越好，謝謝！

seraphim0512

第二個問題的話，我是使用Synopsys做合成，是學校提供的。

sieg70

, c$ e" F) W. D, Z. Q! X  L: S你的經歷只能說是數位ic設計中的一環 (prototyping).
5 Q% }7 O6 m9 m/ o6 k0 N- s: p
. V0 H2 s8 N! t( U1 j) i數位ic設計, 以學理上大致分 design entry , synthesis, PAR 這幾個過程
3 Q9 V/ E; l5 L6 S8 m# R( ^其中每個環節都有不同公司的產品可以選用, 比如 synthesis 這環就有synopsys的 design compiler 跟 cadence的RTL compiler
4 H9 A: O8 [) E. r9 T: F還有在各環節間還有驗證的問題, 從simulator到更完整的 prototyping, 也有不同的公司在做.
0 c9 z8 z7 S# C. O9 T( `所以, 只要是做ic設計的, 一定都會組合出一條 完整的 tool chain, 從最前面的 design entry到最後面的 PAR, validation, 都會選好 tools, 這就是所謂的 DESIGN FLOW.(有錢的公司就會買比較powerful (貴森森)的工具, design flow也會更完整, 沒錢的公司買的工具就比較陽春, 就要靠員工的肝來補...噁, 我不小心講出來了...)
  S' \6 C. S9 k# h- F. y設計會成為一個流程, 你要一步一步走, 這其中又會牽涉到管理, 工具程式 (都是為了降低成本與開發時間, 及提升效率) 以避免投片後生產出來會哭哭....

# s% F- {) x8 A% `6 L& {. C而根據你所說的部份, 是最後面validation過程中, 大都會採FPGA protyping的方式來確定所設計的電路功能是否work, 來決定是否再往下走 (看要不要下線)
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% Q* X2 [+ [, d$ `$ U* t, Y$ S- W若要更清楚的話, 請到CIC去上課, 投資一下自己.
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