|
發表於 2007-10-7 22:39:05
|
顯示全部樓層
PLL的設計者應該會給一份floor plan吧
4 e1 B/ R; R! o+ B如果連原設計者都不知道該怎麼擺放各個block的位置,那就有點不盡責& z5 K& A7 ^- A0 X" z0 L
5 B* V& j& o7 V給你幾點我以前交給layout的PLL的擺放位置7 |/ N% a7 |+ o2 b+ X
首先,PLL電路中最大面積的是Low-Pass Filter(LPF),我的作法都是放在PLL的最下邊,同時,我會先計算MOS-C的size與要畫的面積為何6 x, u/ i: E3 n4 ?! W" W4 A3 Q$ }
而整個PLL會以LPF的最大X軸作為邊界,然後往上畫PLL其他block
% Y% C4 R7 ^8 ~接下來,則是Charge Pump Circuit,會放在LPF的上邊同時緊靠在最左邊的位置,這個電路並不大,同時也是analog block,所以,畫完後要作ring圍在外圈,並且,這個電路通常會設計成differential circuit,所以要特別注意matching,並且留意wire的連接
+ Y* v! {- O( h$ }; E2 f再來則是Phase-Frequency dector(PFD)和pre-divider,這個電路是數位電路,不過,因為PFD中有些電路是要消除dead-zone現象的,故而有些元件的path要特別留意matching,而這點,要看設計者是用那一種PFD電路,若沒有特別交待,那layout人員是不會特別留心的...* r/ e) q) ?- q: l- G
9 O8 ^0 `& r, S" U0 f/ J: T$ E
|
評分
-
查看全部評分
|