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PLL的設計者應該會給一份floor plan吧5 \$ }: \% n5 s' W* W9 P, D
如果連原設計者都不知道該怎麼擺放各個block的位置,那就有點不盡責
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" l! _9 x; ~" I" p7 d/ c ]+ i* f' a5 Q給你幾點我以前交給layout的PLL的擺放位置# q1 t% ~/ g& T% w3 r8 }. j
首先,PLL電路中最大面積的是Low-Pass Filter(LPF),我的作法都是放在PLL的最下邊,同時,我會先計算MOS-C的size與要畫的面積為何. r% ]& ]0 x) U5 A0 z1 }/ m% P& F w
而整個PLL會以LPF的最大X軸作為邊界,然後往上畫PLL其他block
2 b. q$ ]8 A1 w7 E; y接下來,則是Charge Pump Circuit,會放在LPF的上邊同時緊靠在最左邊的位置,這個電路並不大,同時也是analog block,所以,畫完後要作ring圍在外圈,並且,這個電路通常會設計成differential circuit,所以要特別注意matching,並且留意wire的連接2 Z8 N" D, D+ M" h V: I9 o
再來則是Phase-Frequency dector(PFD)和pre-divider,這個電路是數位電路,不過,因為PFD中有些電路是要消除dead-zone現象的,故而有些元件的path要特別留意matching,而這點,要看設計者是用那一種PFD電路,若沒有特別交待,那layout人員是不會特別留心的...0 S! K+ ^$ m _' F1 `
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