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PLL的設計者應該會給一份floor plan吧
1 b7 H1 a0 ~" \5 j$ t如果連原設計者都不知道該怎麼擺放各個block的位置,那就有點不盡責, y6 u# P# Z4 a( D& C
) S9 b) p$ y d$ D {$ g+ r; t7 g給你幾點我以前交給layout的PLL的擺放位置
: b4 e' g/ V/ Z: L' L( K首先,PLL電路中最大面積的是Low-Pass Filter(LPF),我的作法都是放在PLL的最下邊,同時,我會先計算MOS-C的size與要畫的面積為何; d6 S, q* W/ n0 e. P, _5 x9 t
而整個PLL會以LPF的最大X軸作為邊界,然後往上畫PLL其他block l9 B8 x6 d/ x! n5 z3 u. m' ^: v
接下來,則是Charge Pump Circuit,會放在LPF的上邊同時緊靠在最左邊的位置,這個電路並不大,同時也是analog block,所以,畫完後要作ring圍在外圈,並且,這個電路通常會設計成differential circuit,所以要特別注意matching,並且留意wire的連接+ L; }0 b! C9 L o! n7 I
再來則是Phase-Frequency dector(PFD)和pre-divider,這個電路是數位電路,不過,因為PFD中有些電路是要消除dead-zone現象的,故而有些元件的path要特別留意matching,而這點,要看設計者是用那一種PFD電路,若沒有特別交待,那layout人員是不會特別留心的...0 G2 c! Y2 l9 r' x' D! G7 e8 U2 m6 e
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