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BULK與SOURCE端相接的原因除了避免LATCH-UP,另一個就是
" k# ?+ a$ E7 f) f# i& W: i避免BODY EFFECT 也就是基底效應,如果你有讀過VLSI的書不難, r- K" ?/ o: x; F
了解SOURCE跟DRAIN的導通必須透過"空乏區",空乏區的產生必) l7 I, n2 d6 K
須透過從GATE端輸入的電壓,當輸入的電壓大於臨界電壓時空乏區! L+ h* s. n9 d# q/ c2 y& D# B, T
才會產生,臨界電壓與SOURCE端的電壓有密切的關係,如果沒記8 p, L9 o0 c+ K* k
錯GATE電壓+SOURCE電壓等於臨界電壓,如果SOURCE端電壓- ?) J, ]# k! o4 F6 S5 L5 B
不等於0,將會造成打開空乏區的電壓必定需要增大,相對這種情況
7 k4 n: u* n& |! w m3 j; H+ G下的MOS就不易被導通,而且增加了電壓上的損耗。
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如果有寫錯還請各位指正,謝謝。 |
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