請問PLL的BANDWIDTH為什麼是1/10的reference frequency

tommywgt

我也給7樓按個 "好"
7 m' \! ?( c; H# A# ~6 y+ [
% G' P4 j3 I- Z" k4 c$ G補充一下給大家參考

- n1 w  s- D4 b2 w0 E在ADPLL的設計中考慮到locked後的phase error的話, 這個值太小是會有問題的 (太大肯定是不行的), 在只要lock frequency時, 反而沒有這方面的限制了
2 F% i9 d0 |9 s7 p有時下線成功跟失敗的差別會變成lock phase 跟lock frequency的差別而已

evantung

monkeybad的說明, 真是太淸楚了, 忍不住要讚美一下.

另外, 我不是指量產後的產品囉!

monkeybad

PLL的頻寬為什麼必須要小於reference frequency10倍，我想可能是穩定度的考量吧
以穩定度的觀點來看，
假如PLL採用的是CP(CHARGE PUMP)的架構，在推導CP公式的時候，我們是用連續的系統去近似一個離散的系統，而在設計loop-filter的時候也是根據這連續系統推導的公式去計算極零點的位置。
CP是以reference frequency來充放電PLL loop-filter的電容，是一個不連續的離散系統，而我們以連續系統去計算的話，當然希望CP越接近一個連續系統越好，也就是說reference frequency越快越好，偏離我們推導的PLL transfer function越小。
  k2 ^; x5 D  z0 Q而PLL的Bandwidth表示PLL系統的反應速度，當PLL Bandwidth與reference frequency(就是CP充放電的時間間隔)兩者差不多的時候，CP非連續的非理想效應就不能忽略了，因為PLL系統也會對此非理想效應產生反應，而當兩者差越多，則CP非理想效應影響越低。
所以理論上PLL Bandwidth比reference frequency低越多越好，但太低的話PLL鎖定的速度會太慢，而且電容值也太大太佔面積，所以一般經驗值用大概小10倍即可保證能穩定，但實際上還是要靠HSPICE模擬過後才知道確實的情形。
這是我個人的想法，提供給大家參考。
9 ]& L3 {( ^( }+ Y5 Z: a也許有更精確的說法或是其他考量 希望各位先進能指正或一起討論

lunch

LC tank我認為就比ring oscillator還容易不準!
/ N' W3 |- S8 K6 R; m
不知道你指的是simulation 與measurement 比較之結果
8 c( J# [3 ?  |- V2 w還是量產後之良率?
on chip Inductor 應不會有多大的variaton
Varactor 及MOSFET 與製程變異較有關
LC cross-couple VCO在設計時 只要有FET, Inductor, Varactor 的RF Model
另外 再注意Layout 的parasitics  量測結果應該還算 OK
: Y% `4 e0 \7 j6 X, {關鍵在於process的穩定度  只要每個Lot都能控制的好  不要差太多
5 T7 D! Q0 \8 ?/ k一般而言 都能根據measurement 來修改 在下一次的MPW  tune 到所要之freq range
量產後之良率 就與foundry 製程 穩不穩 有關了

lunch

LC tank我認為就比ring oscillator還容易不準!

9 x# G8 u( r6 c& a$ _9 V不知道你指的是simulation 與measurement 比較之結果
- n  C- C- K3 h) N6 s還是量產後之良率?
on chip Inductor 應不會有多大的variaton
0 s2 P) F+ @+ ~5 f: q3 V/ Q4 BVaractor 及MOSFET 與製程變異較有關
LC cross-couple VCO在設計時 只要有FET, Inductor, Varactor 的RF Model
另外 再注意Layout 的parasitics  量測結果應該還算 OK
關鍵在於process的穩定度  只要每個Lot都能控制的好  不要差太多
一般而言 都能根據measurement 來修改 在下一次的MPW  tune 到所要之freq range
& z0 B' l2 A9 i0 z0 y量產後之良率 就與foundry 製程 穩不穩 有關了

evantung

大部分的pll, 在loop filter應該都是選用passive 2 order的方式
: @3 o1 h; [- H' O) ^/ V而且, 每個都長的差不多.
7 ~( O- X* e& Y9 W1 H而差別就是在你的pole, zero要放在什麼位置!
( ^4 o/ q7 n4 n1 \2 X4 {你希望filter是濾掉何種頻率的雜訊! 什麼時候可以鎖定頻率!
至於你說的sim和real chip差別, 那就跟你是在那裡tape out有差囉!
* E5 n  c6 Z  Y8 I4 @% \TSMC和T like良率一定差很多, 還有你的架構也是有點關係,
9 Q0 V( L' u4 D7 |7 g* J9 dLC tank我認為就比ring oscillator還容易不準!

andy2000a

low pass filter  2 order 對系統來說是 3皆
那 如何挑選合適的 filter ?  
trade off 考慮點
3 [2 z' @: U+ H6 G4 {
% M& I, [1 w- F. `還有  hspice 能 simulation lock range & capture range 和 frequency  ..
公式可以推出來 但是很想知道 , sim 和 real chip 會差多少 .

evantung

個人認為, bw設1/10並不是為了穩定度的考量.
而是為了, 減少reference spur而設計的,
但1/10一般來說是不夠的, 至少都要1/1xx, 1/2xx才夠!
9 S7 k  C7 T0 ^6 y因為這是trade off的考量, 當你BW做的愈小,
VCO的noise就會濾的愈少! reference spur也就愈小,
所以這是要看應用再來考慮BW要做多少!