請教有關調folding_cascode 放大器的訣竅

st80069

上面是在下正在做的差動放大器，正遇到瓶頸中...冏
在下初入門，設計跟理論之間有極大的差距.....
2 ]- j" h, S3 B在下私心的設計方法，讓M1的電流愈大，則GM愈大，M4，M5的電流愈小，則ro愈大，
- m& ]; U6 s+ \8 M4 D5 V+ {, c所以努力調整小Vb1讓|VGS1|的值愈大，調小Vb2讓I5愈小，
等到M1到了飽和與triode的極限的時候，再調小vb3至適當值

* u: q; f* `5 @& R3 W" `# ~增益是有如在下所預測的上升，不過....頂多卻也才達Vout/vd = 120....
: P$ U2 V  L- M/ u' n( c: B, x但我的差動放大器想要作為運算放大器用，甚至要運用在regulator上，增益必然要K以上的單位吧(莫名的肯定)，
0 e7 f6 Z8 y: B" }4 X在下使用的是65nm的製程，所以VDD是1.2V，
而我VCM的值則是固定在0.6V，
# ~4 _, R0 h$ A! Z6 I' @4 i6 B看別人範例的OP，也都是把VCM固定在VDD的一半，所以在下也有樣學樣，但卻也不知道原因，

8 n0 n; X( u% F  q0 @所以有幾個問題跟訣竅想請教各位大大，
8 d* A; b- b0 ]; G, w' M6 f1.VCM的值真的需要固定在VDD的一半嗎??
# E- g# i: E' j& v/ e
( Q% b& V8 V, {0 y5 ~2.folding cascode的OP，大大的步驟都是什麼?先調整Vb3，在碰Vb1，再調Vb2?然後再考慮是否調寬長比?

3.寬長比初始都是先怎麼設的?例如我就會先設所有MOS的L都一樣，之後只調W不碰L....
- N: d0 N! D$ X, y* h. F
大大可以跳脫出我的問題自立一格的回答喔~~因為可能我的問題在大大們面前是等同大學生看小學題目一樣...
; N. x' ?  l9 H希望各位有經驗的大大不吝指教(跪拜)~~

hiyato

有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
附上他的paper讓大家研究看看。

遊客，如果您要查看本帖隱藏內容請回復

st80069

PO上小弟的hspice好了
***********folding*************
! r# |* [2 {( X6 H6 D.prot
. ?. n1 A+ I/ a3 |) \: D.lib 'xxxxx.lib' TT
.unprot
. Y$ Q: [0 w8 o9 J' L8 W.globle VDD
.param Lp=0.5um Wp1=5um Wn2=1.2um Wn3=1.2um Wp4=2um Wp=8um
$ a8 X) [7 ^. F. ~( @8 p***********description****************
6 j  ~1 O- N0 L, ^* d; F- w/ `: U1 p*****************
VDD vdd gnd! 1.2V
0 U. {5 {: O1 a! ?7 S7 T
, y9 Y* _  _1 F/ eVB1 vb1 gnd! 0.74v
( N/ B9 M6 h% N6 I; r$ HVB2 vb2 gnd! 0.4v
5 ~# T5 k4 ]) _8 RVB3 vb3 gnd! 0.38v

VCM vcm gnd! dc 0.6v
VD vd gnd! DC 0v AC 1v sin(0 0.5 10k)
*VC vc gnd! DC 0V
5 H' ^* C! F8 K& u' _  c) WEIN+ in+ vcm vd gnd! 0.5
EIN- in- vcm vd gnd! -0.5
' ]# N8 h% ~+ |- U+ p: s7 o*****************
/ R/ r0 L+ b3 ~  a7 b
M1 n1 vb1 vdd vdd xxxx L=Lp W=Wp
M2 n3 in+ n1 n1 xxxx L=Lp W=Wp1
M3 n2 in- n1 n1 xxxx L=Lp W=Wp1
M4 n4 n4 vdd vdd xxxx L=Lp W=Wp4
; y% C0 V" G& t5 QM5 nout n4 vdd vdd xxxx L=Lp W=Wp4
M6 n4 vb2 n2 gnd! xxxx L=Lp W=Wn3
M7 nout vb2 n3 gnd! xxxx L=Lp W=Wn3
( G1 |! ~- `! l* T4 VM8 n2 vb3 gnd! gnd! xxxx L=Lp W=Wn2
M9 n3 vb3 gnd! gnd! xxxx L=Lp W=Wn2

***********analysis*************
************output**************
.op
.option post
.tf v(nout) vd
3 x; E% q  g- R% z.end
, [/ p1 F- R5 M2 l( o6 I8 a
/ P3 g# J  M) c' o/ T      v(nout)/vd                               = -115.0583
      input resistance at             vd       =  1.000e+20
* H. Y7 q( r7 }  D/ z3 ~# [      output resistance at v(nout)             =    1.0725x
8 S4 G- j: g6 m3 i增益只有115.... 要怎麼才能升到1k以上勒??

[ 本帖最後由 st80069 於 2008-5-18 02:02 PM 編輯 ]

vince

one stage op with gain 40dB
差不多極限了

st80069

原來如此...原來是到極限了...
, e- E3 r- H4 _& p( }5 a" u因為小弟的解釋跟說明，造成指導老師誤判成後面的部分屬於LDO，
4 }2 z! ^' e2 z% Y# q: r/ G結果反而調不出我要的值，
小弟也跟同學討論了許久，以為會不會那張圖就是整顆OP，所以也開始試著從two-stage的方向下手


多虧有vince大大的肯定，小弟才敢放手去做
* X! j. `6 F, w7 E+ j/ K+ |
+ X7 W! c9 U; Q6 z不過，現在卻又遇到個難題，
8 _. ]) z7 C+ Y" m. P8 P電壓值該怎麼調，或者W/L該怎麼分配，
7 G0 V" t9 e! z$ ^4 ^6 s: C0 ?. V才能讓Mdrive的部份便成SATURATION??
) Z, C, k( x+ {3 ]調了整整一個下午，linear就是linear，說不變就是不變....
8 v3 ~7 K4 K' d/ aM5的VDS怎麼壓就是壓不下來~~~在煩請大大指教囉~~謝謝~~

mbission

MDRIVE的VGS電壓會depend on負載所需的電流(如果負回授成立的話)
; s' g5 A( j4 i" J/ r2 w" ~看起來你是MDRIVE的SIZE(W/L)不夠大,導致你要驅動負載時,GATE電壓會一直往下拉
你可以調看看

vince

能不能說明一下regulator的load是什麼?
6 u8 C; Z" x' e% p3 s4 q- i* a7 i因為看起來是IC內部的power
需要多少電流?
5 f% o1 }" o' k0 Z8 kregulator 的load regulation spec是多少?
第一級OP bias電流多少?
這樣比較好提供意見　

kevin

thank you for sharing this material

st80069

謝謝mbission 大大，所以調W/L就可以改變VTH?原來vth會這樣改變的...嗯嗯，我明天去實驗室試看看。
% n. k0 V# f- m6 ~' m4 t& g謝謝hiyato大大提供的PAPER......
回vince大大，
load預計是SRAM ARRAY，是作為SRAM的供應電壓用。
剩下的...恩，也不太清楚，似乎是自己設計....
所以...就想說先以增益為目標....

! v  k9 f" G) c* a/ x; l[ 本帖最後由 st80069 於 2008-5-21 12:50 AM 編輯 ]

mdtjason

有資料可以參考嗎?
感謝大大們的分享~~~~~~~~~~~~~~`

賴永諭

output應該可以往上再疊一級PMOS load,gain 會不只40dB吧 !!
當然會犧牲headroom

finster

如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load driving只有一級,而n-load driving卻有兩級,這個樣子會變成往上的阻值比往下的阻值小很多(除非你在size部份己經留意到了,而且己經調到最佳化的情況)
4 y0 B$ ~/ g* |/ R& S) P不然,gain值應該會被限制住,而且是被p-load driving給限制住,如此一來,不管怎麼調,應該都會被限制住

vince

1. finster說的是對的  可是以你的應用不應該再把PMOS cascode來增加gain
  |+ S- {3 Y  ]) s  G   原因是kbgriver所說的  
6 c  m6 H4 H7 |0 p' q2. 以你的應用來說 你不清楚load current 是多大 甚至你的load current
   是會一直變的 當你的load current 太小的時候 cascode 的pmos應該會跑進linear region
   做了也是白做
: W+ i' v/ |5 h3. gain大有他的好處  可是over design只是增加自己的困擾
2 Q/ A; V. T0 l6 M* S  G. M   所以你應該是要去算一下你到底需要多少gain
9 f% o& M2 r; ]' U$ w9 d! Q2 F& y/ G1 M4. 如果你是學生  而這個不是你論文的主要部分
   那我會建議你用更簡單的架構
   甚至把frequency compensation 改成用外掛大電容的dominate pole compensation
, ]2 S! R  G$ n2 b2 x   除非你的很清楚你的load是什麼  你的頻寬是多少 不然你目前的compensation是有危險的
5. 你的VCM就是你的Vref 不是1/2 vdd
0 h4 ?  M( i% M4 E; M: I5 e' v  j) F6. W/L 不是三言兩語可以說完的  不過  少用最小L就不會太離譜了
4 k$ `9 O4 A9 R& H; v7. 指導老師誤判  =>  你有找對老師嗎?? 找沒經驗的老師做類比電路  請保重
9 ?" I; A9 c9 e! y3 d$ y' W8. 今天話有點多  不好意思

squallscer

XDD
4 o; |/ [& S. U2 _不會拉，vince大大見解非常的寶貴唷！
: T, f* C8 W% |+ p& x更謝謝finster大為我提供的建議，
  T; P' ?& D& @# m5 `/ |6 z  _看到各位大大為我解答，讓我求助無門的情況下感動非常了
. @8 K3 M# L: D' q7 K2 N恩，我現在就試試各位大大的方法，跟建議，
3 F* t2 i0 i. C0 Z7 U% l+ x我試完後的結果再跟各位大大報告！
謝謝大大們的不吝指教....
(話說....我的專題老師....可是很強的老師....與其說造成他的誤判，還不如說他因為趕時間，而我的意見又很多，他反而覺得都有可能，只是他傾向試上面的方法...對老師真是萬分抱歉啊)
4 q9 y2 J  ~) ?& N# I+ P# S
恩恩~~~對喔~~~Md處的地方，看RAZAVI後，就TWO-STAGE來說，應該再底下再接一個NMOS，給他負載，並且提供電流...
而我這部分如果以TWO STAGE的觀點來看...好像根本不會有直流偏壓的樣子....
& Y; b9 |9 X2 j+ y  n除非如vince大大說的知道LOAD的大小跟電流經過...而小弟LOAD處，是顆sram...
小弟由此推得...後面是LDO當接OP正端回授後的產物了....哎呀呀~~~

[ 本帖最後由 squallscer 於 2008-5-22 09:42 AM 編輯 ]

st80069

咦?
( V6 [0 D$ Y0 C- t1 ?4 [話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
(昏頭)
抱歉抱歉....
* P2 w+ v, ^: ~' ]# X9 s  o" Sfinster大大說的....是指沒有MD和MC時的設計嗎??
恩...那應該是我的寬長比設計的問題了...
我重新再重推做一次...

[ 本帖最後由 st80069 於 2008-5-22 09:51 AM 編輯 ]

jerryyao

原帖由 hiyato 於 2008-5-20 08:35 PM 發表
有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
附上他的paper讓大家研究看看。
& u( }3 H# p0 c' l; f**** 本內容被作者隱藏 *****

regulator領域是我的下一階段要做的目標，看別人推薦的paper比自己是找有效多了。
要錢以後再說。

[ 本帖最後由 jerryyao 於 2008-5-22 01:26 PM 編輯 ]

finster

原帖由 st80069 於 2008-5-22 09:46 AM 發表
8 L0 u9 _: {' p0 @5 E咦?
話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
(昏頭)
1 R& K0 L/ t# D# K0 ~4 S9 n1 a8 G抱歉抱歉....
- `' j& k! i' L2 Ofinster大大說的....是指沒有MD和MC時的設計嗎??
恩...那應該是我的寬長比設計的問題了...
7 q% X/ O# X9 g0 s2 v我重新再重推做一次...

不了解你指的MD和MC的縮寫意思
我個人在設計fold-cascode時,其實會先設計bias電路,因為bias電路會間接(有時候是直接)決定fold-cascode的performance
" J5 _' @% ~8 N! W) C因為,我以前曾遇過當我發覺到我的OP的gain己經調不上去時,我以為己經到極限了,後來在檢查我op電路各點電壓時,才驚覺原來是因為我的bias電路而限制住我op的gain,難怪我的op的gain一直上不去
自此之後,我才學到原來bias電路對op而言,也是一個很重要的設計重點,而這個bias電路,卻是很少人有花心思去看的

st80069

喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
: t( I: D8 H( Q# W小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
% {2 E+ ]% ~& R/ Y* ^很謝謝kgbriver的寶貴意見~~~
看finster大大的解說，
發現OP的學問，還真是多....
" B$ ^) b0 S: j: j, V唉...小弟新生入門，很多問題，還請各位大大們不要見怪~~~很謝謝大家~~

從上面感覺起來，finster大大是先給定電壓囉，然後如果沒達到飽和，就只調W/L比?

! Z( y( @& A" j  ?恩.....原來如此...
今天發現了一個問題.....小弟的功率真是省到了一個極點....
電流總共才20u....致使M6，M7的gm小的可怕，增益因而不能提升....
1 i+ a8 T' i  C& M6 `5 K" A也就是說，如果能維持電流情況下調升W降L把gm7上升10倍，就能達到60dB了，YA~~
( F- e; P/ \- \. p& F8 X結果失敗....
% @3 c: v! |: u. p真是牽一髮而動全身....一調就全部變樣....SAT，LINEAR都要重新....
大大們的精粹，小弟一時還真是難以上手....真是對不住啊....(慚愧)

finster

原帖由 st80069 於 2008-5-22 10:50 PM 發表
) s8 `1 |) @, g4 A喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
5 i3 a  n3 ~2 g$ E' D( |很謝謝kgbriver的寶貴意見~~~
3 y/ v/ j' q* @2 M5 i. g看finster大大的解說，
7 U% P0 r" ~, X1 ~2 ]6 D發現OP的學問，還真是多....
; V( b- F: ?- P" ^; y3 N& H唉...小 ...

. L# j" T+ T9 {# k* L% I
: ^5 Z5 f" X. Y4 h! S/ |4 ?5 Y我想,你有點誤會我的意思了
( ^( U1 M' R: _3 |1 P9 T3 j! O在設計op時,尤其是folded-cascode op,我建議一定要把bias circuit加入一起作模擬,若是直接給一個定電壓作bias雖然也是可以,但遠遠及不上實際的bias circuit來得好,而且bias circuit所產生出來的電壓未必真的是定電壓,它也會隨著製程,電壓和溫度而有所變化,所以folded-cascode op我個人是強烈建議要加入bias circuit一起作模擬
而我前面所言,有時候bias circuit也會是限制住op的gain和phase margin的一個因素之一,因為bias circuit若設計不好,也會影響op

st80069

原帖由 finster 於 2008-5-21 02:03 PM 發表
如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
1 U) @" p3 |  A$ _/ ^8 p; W而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load drivi ...

9 `& A) @1 l, g0 h9 F" L嗯...3天來測試發現...結果，如果只有一級，那電流鏡那端的電流就必須極小，彌補不夠的電阻，不過...卻也為了彌補...結果導致gm7的值極小而必須加大w，或者固定小電流，gm7ro7(ro9||ro2)同時放大寬長....
% Y! ~2 K" E# s& P哀....然後面積就變得超大超大....