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回復 #17 happpyend 的帖子
 ' [* K3 D/ j9 {' H2 B. l. ~4 k
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& C6 I% t2 A* J, y; l% yERROR: Error in board description file (step device/TAP)+ t/ j2 f- Z9 e- D1 \0 W
+ F/ r" F& A D, Z9 D) N5 o# }( P指你的board file .brd寫錯了, 無法對映到硬體實際JTAG scan chain架構
O; {: R; `1 w- e: D k" C- j' ~5 ?2 k, l8 d( C- I, E) ^& x
(2)
* J v; Q, X! K利用procards utility燒image到JATG與memory mapping無關0 z% l, O* Y* W4 K# Q
" S5 S, D" F5 ?, K6 _/ D6 K
(3)# V- H2 t& N5 F0 }$ r
4.3 Configuring the FPGA from flash的資料是利用switch S2來決定兩件事& [/ ~; I6 G8 F' y9 C4 _9 E$ n
a. boot時FPGA從PROM中load那一塊image0 W& z$ k$ X, w8 }- n" U
b. FPGA在memory中的address配置. q0 o Y9 T+ e9 d6 ~# P( _
- j2 E% b# E* s4 D2 z5 j5 q- Z
(4)
@* e! W2 `4 g( N& ~7 \$ a! ]Step3TAP = 後面填的是這個scan chain中, 現在所看的device所對應的TAP controller編號
2 A, _1 P% C& Y* CProcards utility的pdf多kk就懂了: v: N- p6 P/ @0 W: Q
1 z2 W+ F$ k! A6 S8 P6 u
(5) FPGA start clock設定是利用ISE在implement出FPGA image的一項設定, default是cclk
1 M& K( I2 x5 m# M. }當你產生的image是要直接寫進FPGA中的configuration sram中的話, 設為JTAG, 因為現在是透過multi-ice/realview-ice的JTAG clock作為寫入動作的clock參考.
% P! o! S: e* h& \8 B. B當你產生的image是先寫到PROM中, 在開機時才由FPGA去PROM中抓時, 設為CCLK, 因為這時從PROM& h; R; I& N' e# L8 e4 n# H+ M
中抓, 不論是Master serial或Slave serial機制, 都會用系統中的clock作寫入的依據& R7 g: c2 L) [( o- |* s n
- H, f( X- H' ^$ q* {(6)
3 x8 t, \0 ?1 F$ T; N2 \你的癥結點在於brd file寫錯了, 另外, 有些基本功看來欠缺的有點嚴重, 建議你基本功先練好.. @6 `/ [! [$ |$ H9 \" \5 I8 Q# z
& \2 n4 ?) v2 N- O6 w" `3 ?4 P
board file的寫法去找有到cic上過MP-SoC Prototyping and Verification的同學借講義看, 裡面有寫到 |
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IP卡
狗仔卡
發表於 2007-5-22 14:39:37
顯身卡
樓主
發表於 2007-5-22 19:05:00
