如何讓兩個速度不一的訊號同步

toxichucky

Hi,
: C! @8 H4 H0 q' R3 N0 ~9 }我今天有兩個訊號，頻率分別為5KHz和100Hz，我得到兩個訊號後，需要作一些運算，但是由於速度不一，故可能會發生運算錯誤。
請問一下有沒有什麼辦法可以使訊號達到同步？
" O" Z( o& p/ X2 [! p我曾經想過又DFF，但是如果要用要加很多級！
有沒有人可以提供相關的Verilog code，供參考。
( U& v7 f  ^* H1 LBest Regards.

masonchung

把 5KHZ 來除頻 產生100HZ 訊號不就同步了嗎

kolong

需要考慮duty多少嗎...
0 a. a# A' a* m5 Z& f5KHz跟100Hz是否有相對應的data要latch...??

toxichucky

我可能問題問的不好，在此畫個簡圖，希望可以有高手給點意見


. ?% A9 j, W6 j6 y2 _" P上面是速度較慢的訊號，下面是速度較快的訊號。
我希望可以bit對bit作相加。
& I3 S9 J$ w, t3 }$ z
5 _2 @+ }% K; f; g: l! L6 U  E
/ ]6 U% Z5 ?% y' KBest Regards.

chienping

數位同步可考慮用FIFO來做到
7 w$ F  v( ?# R" wFIFO: First In First Out Memory
- \5 C' G+ o, S( q3 k/ z也可以說是要做到clock domain crossing
. a! v; G' [* B* L5 }
- c5 l# ?2 g- a3 z1 F# A這個FIFO的設計要很小心，有很多時候會做出似是而非的電路，
% }! l9 s- Y5 @6 s在testing的部份，也要注意，因為有很多corner case測不到，
  e: ~" P: H2 I4 o! F7 RFIFO和串起來的DFF是不同的，因為它要能夠告知傳送端FIFO內部的資料是滿的或是空的，
這看似容易，卻因為不同的clock domain而使得這個訊號會被誤傳，或是產生所謂的metastable status，
3 f' |, B5 {! c9 t4 o1 ]( ]0 o這個代表空的或是滿的的訊號的產生要用到非同步的比較器，
有一個建議是用gray code來做內部的counter，也有別的做法，
有不清楚可以再寫訊息問我

toxichucky

chienping您好，
請問一下您說用gray code來做內部的counter，要如何實現呢？
再不考慮面積或其他因素下，有沒有很簡單就可以實現的方式呢？
Best Regards.