在Layout時最花時間的工作是....

merry.fan

我也覺得 floor plan ,整合 Chip Integration最麻煩~

腳踏

排列 Placement
5 J  l5 F8 G# J- y# i/ Y7 Q溝通 communication
0 F, K2 o: n+ N! J" }# k5 [, x
) k7 x4 Z4 X# I( @$ W% G  `) }5 T1 S這二點很重要
3 `8 Q( Z% P1 e, X- n其他的還好啦  都是花時間

abc0123

有了以上前輩的經驗 讓小弟我更清楚這行的工作在做什麼了

killerwind10

感覺上建構小元件都還好
但是當設計成大電路
4 V/ H- W# ~4 t+ q6 o  [( {7 Y- A8 K- h可真是令人頭痛~

alex6551

所有的東西只要當初架構好，後面要做的會容易多，layout花的時間原本就跟電路多寡成正比，但是最浪費時間的往往就是Re layout，尤其是layout到最小面積的時候，被告知說要修改電路或是增減東西時，往往都比原來要花上兩倍時間以上。

qoo1625

我是學生而已，都做很小很小的電路=_=，目前畫的圖都不太需要管其他東西，通常就只要盡全力把面積縮到最小就好，所以我覺得排列比較麻煩...

lypei-mr1987

我是剛入行的新手，還不太了解這些具體的東西

bowbow99

要思考如何擺放才能節省面積!

liu.leon

回復 3# keeperv
, V- K/ p$ U$ j- ^: l5 \9 t, S4 \

    說到layout心理的話~~~尤其最後一項, re-layout 一次還好,有些RD 改了又改, 從A版改到K版了~~老闆還是讓他tapeout

liu.leon

回復 7# jauylmz
8 j/ }1 ^, |+ H( ^# x+ W* |

. F( D$ M. l0 \- K% h5 }6 A+ x" |/ T    +1

bizer178

PLACMENT
0 a" O  @; q! q6 Y1 [% u- Z如果不是笨蛋工程師在設計電路圖,PLACMENT一定是花時間最多的
5 m1 N9 h, P# d! S6 O( m如果是的話
/ m/ a. a! }3 q+ \0 W2 ^  ?$ J, XRelayout一定是最多時間的

CSPS60408

每次元件都讓我想很久 要怎麼畫阿...大家用的ˊ都不一樣

engineer

有些人認為好的 design 可以彌補 layout 上的失誤，可是有很多 design 模擬 ok 的電路，最後卻以失敗或良率不佳告終，這是怎麼回事？

h22823245

DESIGN CHAGE 眞的是最大噩夢

alan0520

The wholechip floorplan is very important before you start the layout.
+ Z4 C2 f& \: x0 o" `; U! V. h2 RThen the position of output pin are fixed for each sub block,and the line drawing will be smooth.
/ T. y  T4 Q2 ~* o8 v% ^& g) UFinally,the drc & lvs could be so easy to do .
- w& p8 }  B- nBut the floorplan must be verified by designer.The thing of re-layout almost have not be happened.

seulambbb

floorplan+溝通應該是最麻煩的  
4 w! [; \- {3 q3 x但這項做好其他的就輕鬆多了~
除了re layout.....

鄒佳佑@FB

繼續努力，互相打氣一下吧，畢竟工作就是會有很多變化

iamman307

參考各位先進的意見受益良多,謝謝各位