sample hold的電路佈局

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最近在將adc的電路作佈局，而完整電路跑過c+cc後，效能比原先pre-sim掉了1bit，
因此最近將前端smaple-hold amp電路拿來跑r+c+cc的測試，結果輸出結果幾乎failed掉，
0 o* K6 H+ f# ~  Y因此想請問是否我在佈局上擺放位置不好，
或是若要降低r的影響該怎樣修改，
) I; ?# G9 r/ S$ |: |7 L能提供點意見。
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7 d$ G0 ^$ U2 _/ `8 J電路圖


+ ?+ ^* `; b' \% K" A# e9 q佈局示意圖
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