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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › 訊號極性的判斷
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[問題求助] 訊號極性的判斷

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1#
發表於 2007-7-2 14:16:04 | 顯示全部樓層
根據信號的timing spec
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2#
發表於 2007-7-4 20:11:28 | 顯示全部樓層
你在做VGA信號嗎?
+ k. @$ X& ]+ I6 e
2 D* T, g) {2 \% W, H是的話也許有更容易的方法
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3#
發表於 2007-7-8 00:40:26 | 顯示全部樓層
一般是先判斷信號的timing 後去查VESA SPEC找出類似的timing,2 j$ i+ L* c, ~9 t5 F# }& b
找的到的話就是那一組信號, 找不到時再以內定值去判斷, 不是嗎?
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4#
發表於 2007-7-10 17:17:20 | 顯示全部樓層
嗯...+ N/ {2 |  e  D
那再換個方式$ `" j9 u8 L3 P. P4 h0 o# \& {
一般而言, sync的信號的pluse比較窄, 判斷信號的duty cycle的話ok嗎?
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