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除2! F8 U2 V9 O" l# w9 [2 R1 w3 e
module div2 ($ D g8 h; p9 N6 w7 L _" r1 k
input clk, // Clock 輸入腳位% C5 G8 i: d: T! O" U! Q1 b2 [
input rst_n, // 重置 輸入腳位
4 d! C' f: t0 A7 Z( h" ^* q output reg o_clk // 除頻後Clock 輸出腳位+ E Y% u* X7 b0 @
);# z) P+ n: m% f% p
i* q4 S5 j7 w! H$ h3 M' D always@(posedge clk or negedge rst_n) begin // posedge 正源觸發;negedge 負源觸發# H y& @ U0 R" S- C% m
if (!rst_n);
c; y4 }0 G7 a3 x* |, B o_clk <= 0; //當rst_n=0時,o_clk=0$ K! f& m, f0 M" t- @1 s
else
* E; h9 {3 W& z; U* T o_clk <= ~o_clk; // o_clk 反向(not). I) ?5 e, W4 w3 A
end M S$ y, v5 f7 X6 x7 S) p& N
endmodule //endmodule程式結束
8 s- w3 o$ x K$ s1 o) v" S4 Z+ p
+ ?! {! d0 n; S: k
0 I3 K, L/ n- E, {% d. g" d+ u! }% f% d. Z+ ~, u, ?
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