LDO電路paper看到的一些問題！

billlin

是指一般設計者會用一個zero去抵消一個pole,而使PhaseMargin變足夠,
但如果這個pole與zero都是在unity-gain-freq內的話(一般設計情況都是這樣),
由於zero不可能跟pole很精確的抵銷,
所以會造成pole-zero doublet,(有量化的公式,可以goolge)
這樣會使Transient time變長,
) k$ ~6 V4 ~: z# @' C即使設計的LDO單位頻寬是很寬的.
3 h% k* P. o, O/ ?' B. I/ B1 U令一個是ESR zero在Load transient時.會造成壓降與呀昇
可參考attatched file

billlin

想像一個電容上面串一個ESR電阻再到LDO的輸出端的情況下
當LDO要由輕載到重載時時,LDO因為頻寬的關係沒辦法立刻反應並提供電流給負載
這段時間,將由電容提供電流給負載,若電容有ESR的話,電容電流先流出ESR電阻
9 d  g% F, H/ \- M1 c2 p再流到負載,此時ESR電阻會有一個壓降. V=I(load)XESR.輸出端電壓將由原來
+ \5 q1 r. Y, ]) s2 @的電壓,降一個V.
當LDO由重載到輕載時,LDO因為頻寬的關係沒辦法立刻反應並不要提供電流給負載
這段時間,LDO電流將流到電容,給電容充電,若電容有ESR的話,電流先流進ESR電阻
7 r6 D( k; t  q7 G* N9 y7 @0 J再流入電容,此時ESR電阻會有一個壓昇. V=I(load)XESR,輸出端電壓將由原來
6 J! B" y6 d3 n: u! X; x$ u7 {的電壓,昇一個V.
這個大蓋就是attatched file裡面的Vesr電壓的來由