請教有關調folding_cascode 放大器的訣竅

st80069

- J( r; K  w" U. B- R  Q4 G( H3 \上面是在下正在做的差動放大器，正遇到瓶頸中...冏
在下初入門，設計跟理論之間有極大的差距.....
在下私心的設計方法，讓M1的電流愈大，則GM愈大，M4，M5的電流愈小，則ro愈大，
所以努力調整小Vb1讓|VGS1|的值愈大，調小Vb2讓I5愈小，
等到M1到了飽和與triode的極限的時候，再調小vb3至適當值
6 ^" \9 v( {* L& b6 |
! T: I9 j. {" c, `- x% H$ ~- c增益是有如在下所預測的上升，不過....頂多卻也才達Vout/vd = 120....
: L- m$ b6 d) Q6 E但我的差動放大器想要作為運算放大器用，甚至要運用在regulator上，增益必然要K以上的單位吧(莫名的肯定)，
8 D* |2 A9 k# P( @0 P在下使用的是65nm的製程，所以VDD是1.2V，
( t9 V. Q! y; Q8 T/ u" Y9 f7 o而我VCM的值則是固定在0.6V，
; }4 Q9 s+ g. Y: K/ w4 \; ^- T看別人範例的OP，也都是把VCM固定在VDD的一半，所以在下也有樣學樣，但卻也不知道原因，
, b9 c8 @' I& h2 C9 T' j
所以有幾個問題跟訣竅想請教各位大大，
' C7 \' v! E- Q1.VCM的值真的需要固定在VDD的一半嗎??

2.folding cascode的OP，大大的步驟都是什麼?先調整Vb3，在碰Vb1，再調Vb2?然後再考慮是否調寬長比?
; Y/ N- J& A3 d) q
3.寬長比初始都是先怎麼設的?例如我就會先設所有MOS的L都一樣，之後只調W不碰L....

$ a' s) c  o( ]* r大大可以跳脫出我的問題自立一格的回答喔~~因為可能我的問題在大大們面前是等同大學生看小學題目一樣...
希望各位有經驗的大大不吝指教(跪拜)~~

hiyato

有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
. T) `/ C& I  M$ k" C附上他的paper讓大家研究看看。

遊客，如果您要查看本帖隱藏內容請回復

st80069

PO上小弟的hspice好了
' g# h4 m9 R, d0 b, X4 X& t***********folding*************
" O+ k: H% b1 P; N.prot
4 @5 b) B9 p" ^! A& |.lib 'xxxxx.lib' TT
+ h3 u  o  s$ c4 n' P  N  w.unprot
- f. j$ U% x5 h7 c0 i1 V5 k.globle VDD
/ ~1 ~1 M9 u+ w  w# ~# H.param Lp=0.5um Wp1=5um Wn2=1.2um Wn3=1.2um Wp4=2um Wp=8um
***********description****************
+ x7 T& {) I* ]& ]*****************
" o4 K# t5 u( E5 y1 a* AVDD vdd gnd! 1.2V

1 z2 d( z9 _9 _0 ^: X/ l* W+ ZVB1 vb1 gnd! 0.74v
VB2 vb2 gnd! 0.4v
VB3 vb3 gnd! 0.38v
+ h5 i3 s' c1 S/ F
7 h% J% ~& l0 O- {5 sVCM vcm gnd! dc 0.6v
VD vd gnd! DC 0v AC 1v sin(0 0.5 10k)
1 j0 ~2 s0 k4 j9 {9 _* F" S% J*VC vc gnd! DC 0V
- x$ e5 a  e9 f* N. |& DEIN+ in+ vcm vd gnd! 0.5
EIN- in- vcm vd gnd! -0.5
' _9 I# {5 s+ b+ l- _*****************
. n* P1 f5 y4 ^" N" A
M1 n1 vb1 vdd vdd xxxx L=Lp W=Wp
M2 n3 in+ n1 n1 xxxx L=Lp W=Wp1
M3 n2 in- n1 n1 xxxx L=Lp W=Wp1
M4 n4 n4 vdd vdd xxxx L=Lp W=Wp4
M5 nout n4 vdd vdd xxxx L=Lp W=Wp4
8 C9 I. y4 U* d& |7 b  sM6 n4 vb2 n2 gnd! xxxx L=Lp W=Wn3
, _4 R# N. W" N3 B1 B2 I# h! XM7 nout vb2 n3 gnd! xxxx L=Lp W=Wn3
M8 n2 vb3 gnd! gnd! xxxx L=Lp W=Wn2
+ @4 [3 {* k5 m% x1 Q: kM9 n3 vb3 gnd! gnd! xxxx L=Lp W=Wn2

+ E7 a: w$ ~& m***********analysis*************
************output**************
.op
8 B  |2 ^9 o+ N% Q+ ~6 M/ B) J.option post
.tf v(nout) vd
( u/ I" Y- l( k0 B0 Z9 g.end
3 E8 w4 K' F$ ~' i$ b" I8 Q; J
      v(nout)/vd                               = -115.0583
      input resistance at             vd       =  1.000e+20
( y9 F; B9 Z' T) o+ g      output resistance at v(nout)             =    1.0725x
增益只有115.... 要怎麼才能升到1k以上勒??

/ S9 F  D) o9 i0 s' R6 k[ 本帖最後由 st80069 於 2008-5-18 02:02 PM 編輯 ]

vince

one stage op with gain 40dB
1 A- J! n* K' z1 T差不多極限了

st80069

原來如此...原來是到極限了...
$ `3 I9 |/ p& n因為小弟的解釋跟說明，造成指導老師誤判成後面的部分屬於LDO，
結果反而調不出我要的值，
2 e$ A4 {! I& G2 E小弟也跟同學討論了許久，以為會不會那張圖就是整顆OP，所以也開始試著從two-stage的方向下手


0 s# m" m" i& `/ v4 G6 Q+ e多虧有vince大大的肯定，小弟才敢放手去做

$ r: F! F$ W1 Z$ Z, W: `不過，現在卻又遇到個難題，
電壓值該怎麼調，或者W/L該怎麼分配，
才能讓Mdrive的部份便成SATURATION??
: g' A6 Q) R+ T( c調了整整一個下午，linear就是linear，說不變就是不變....
! m. B! ?) Z$ uM5的VDS怎麼壓就是壓不下來~~~在煩請大大指教囉~~謝謝~~

mbission

MDRIVE的VGS電壓會depend on負載所需的電流(如果負回授成立的話)
2 @  s- }6 ^  V; E, c! E看起來你是MDRIVE的SIZE(W/L)不夠大,導致你要驅動負載時,GATE電壓會一直往下拉
+ G) ?! {; |+ i4 n+ ]" A$ a你可以調看看

vince

能不能說明一下regulator的load是什麼?
因為看起來是IC內部的power
需要多少電流?
regulator 的load regulation spec是多少?
第一級OP bias電流多少?
; o: C( s$ }/ z. T# t. G這樣比較好提供意見　

kevin

thank you for sharing this material

st80069

謝謝mbission 大大，所以調W/L就可以改變VTH?原來vth會這樣改變的...嗯嗯，我明天去實驗室試看看。
謝謝hiyato大大提供的PAPER......
回vince大大，
5 o+ A+ e/ \/ ]7 [3 |" m$ g3 |3 Oload預計是SRAM ARRAY，是作為SRAM的供應電壓用。
) k1 O( y4 v' m0 ^* C9 j剩下的...恩，也不太清楚，似乎是自己設計....
. J- a, F  B9 T# c; R8 D所以...就想說先以增益為目標....

* n  f7 X: k- K5 U! s[ 本帖最後由 st80069 於 2008-5-21 12:50 AM 編輯 ]

mdtjason

有資料可以參考嗎?
/ p, V# i+ q- h( ?  n9 H- t. [/ j感謝大大們的分享~~~~~~~~~~~~~~`

賴永諭

output應該可以往上再疊一級PMOS load,gain 會不只40dB吧 !!
) r' D4 `( D2 O; y4 g$ S當然會犧牲headroom

finster

如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
$ q# ^' i: S& Y2 @( }而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load driving只有一級,而n-load driving卻有兩級,這個樣子會變成往上的阻值比往下的阻值小很多(除非你在size部份己經留意到了,而且己經調到最佳化的情況)
* Q5 O# s6 c9 K; d# q$ {, S不然,gain值應該會被限制住,而且是被p-load driving給限制住,如此一來,不管怎麼調,應該都會被限制住

vince

1. finster說的是對的  可是以你的應用不應該再把PMOS cascode來增加gain
   原因是kbgriver所說的  
1 t$ o  w: l" p2 W2. 以你的應用來說 你不清楚load current 是多大 甚至你的load current
   是會一直變的 當你的load current 太小的時候 cascode 的pmos應該會跑進linear region
! [4 m% Z. f. ]   做了也是白做
9 j8 H1 o2 D" G3. gain大有他的好處  可是over design只是增加自己的困擾
* p. ~: N! ~) n- q5 {5 L   所以你應該是要去算一下你到底需要多少gain
4. 如果你是學生  而這個不是你論文的主要部分
4 C6 X' n! r- H: O. N0 R   那我會建議你用更簡單的架構
7 [, [+ p6 T2 N8 n( l% |8 u; j   甚至把frequency compensation 改成用外掛大電容的dominate pole compensation
& P7 J0 J% Y4 f( l6 o- l   除非你的很清楚你的load是什麼  你的頻寬是多少 不然你目前的compensation是有危險的
; I9 g# Y  _1 e* t5. 你的VCM就是你的Vref 不是1/2 vdd
6. W/L 不是三言兩語可以說完的  不過  少用最小L就不會太離譜了
7. 指導老師誤判  =>  你有找對老師嗎?? 找沒經驗的老師做類比電路  請保重
8. 今天話有點多  不好意思

squallscer

XDD
6 L1 J0 K4 n8 O3 i+ I8 w& D& Q! K) }* h不會拉，vince大大見解非常的寶貴唷！
# b4 d, V7 W/ }) `# o$ y$ e1 j更謝謝finster大為我提供的建議，
) o4 r6 F+ |' s0 n看到各位大大為我解答，讓我求助無門的情況下感動非常了
. R2 H' ]# T% N; n# `恩，我現在就試試各位大大的方法，跟建議，
! p, _6 h' W! \- ~7 q+ @. S我試完後的結果再跟各位大大報告！
; |" p' y3 q6 u1 R3 T& a+ r. |謝謝大大們的不吝指教....
(話說....我的專題老師....可是很強的老師....與其說造成他的誤判，還不如說他因為趕時間，而我的意見又很多，他反而覺得都有可能，只是他傾向試上面的方法...對老師真是萬分抱歉啊)

3 ~4 U  C" o8 b* w恩恩~~~對喔~~~Md處的地方，看RAZAVI後，就TWO-STAGE來說，應該再底下再接一個NMOS，給他負載，並且提供電流...
7 _& ^: M3 y/ `: u7 ^# ^9 R而我這部分如果以TWO STAGE的觀點來看...好像根本不會有直流偏壓的樣子....
+ ?7 H2 w0 T, ?1 d  k: ?" i除非如vince大大說的知道LOAD的大小跟電流經過...而小弟LOAD處，是顆sram...
8 C( Z! S5 N7 r9 d2 Q小弟由此推得...後面是LDO當接OP正端回授後的產物了....哎呀呀~~~

4 y- [# v  G- i4 u+ A[ 本帖最後由 squallscer 於 2008-5-22 09:42 AM 編輯 ]

st80069

咦?
* E( }& k3 U( N% m7 h3 Z6 u) a話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
( A1 N( @5 L$ k1 r(昏頭)
9 |1 s. x  q( k% `& g抱歉抱歉....
5 n( H2 _7 L8 T/ e! S' X) ?finster大大說的....是指沒有MD和MC時的設計嗎??
恩...那應該是我的寬長比設計的問題了...
我重新再重推做一次...
- F8 s- e7 F1 d4 B; N
1 ~7 ?/ @% j8 N. [1 A1 h% q[ 本帖最後由 st80069 於 2008-5-22 09:51 AM 編輯 ]

jerryyao

原帖由 hiyato 於 2008-5-20 08:35 PM 發表
有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
附上他的paper讓大家研究看看。
**** 本內容被作者隱藏 *****

0 `: N8 h6 w. O  Xregulator領域是我的下一階段要做的目標，看別人推薦的paper比自己是找有效多了。
要錢以後再說。
5 M. Z0 R% j8 @+ i1 H
[ 本帖最後由 jerryyao 於 2008-5-22 01:26 PM 編輯 ]

finster

原帖由 st80069 於 2008-5-22 09:46 AM 發表
! y# ^& r, J0 _+ @; k$ [0 L6 |咦?
話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
(昏頭)
抱歉抱歉....
; u6 Z% s. |: r3 D4 pfinster大大說的....是指沒有MD和MC時的設計嗎??
0 Y4 |, K1 ?8 p+ ]恩...那應該是我的寬長比設計的問題了...
我重新再重推做一次...

8 b7 R5 `5 C9 b; Q7 S) r6 P, d# P  P
- I, Z: V# X5 R' d  h9 }

不了解你指的MD和MC的縮寫意思
我個人在設計fold-cascode時,其實會先設計bias電路,因為bias電路會間接(有時候是直接)決定fold-cascode的performance
$ \. z4 u5 ~# R% o- W因為,我以前曾遇過當我發覺到我的OP的gain己經調不上去時,我以為己經到極限了,後來在檢查我op電路各點電壓時,才驚覺原來是因為我的bias電路而限制住我op的gain,難怪我的op的gain一直上不去
0 Y8 `8 l( t" \( H# ]; y# O自此之後,我才學到原來bias電路對op而言,也是一個很重要的設計重點,而這個bias電路,卻是很少人有花心思去看的

st80069

喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
很謝謝kgbriver的寶貴意見~~~
看finster大大的解說，
4 d$ @5 B4 r) M, ?, @: @發現OP的學問，還真是多....
' \8 w, f9 o  r3 y7 v% @唉...小弟新生入門，很多問題，還請各位大大們不要見怪~~~很謝謝大家~~
9 `0 M0 A; ?. {- ?) K9 D
從上面感覺起來，finster大大是先給定電壓囉，然後如果沒達到飽和，就只調W/L比?

0 F/ I+ o0 t$ e5 K+ Y+ V) B/ @恩.....原來如此...
今天發現了一個問題.....小弟的功率真是省到了一個極點....
  u2 c4 r1 o1 B$ B+ i電流總共才20u....致使M6，M7的gm小的可怕，增益因而不能提升....
也就是說，如果能維持電流情況下調升W降L把gm7上升10倍，就能達到60dB了，YA~~
% b9 ]8 [! z- j6 w結果失敗....
真是牽一髮而動全身....一調就全部變樣....SAT，LINEAR都要重新....
大大們的精粹，小弟一時還真是難以上手....真是對不住啊....(慚愧)

finster

原帖由 st80069 於 2008-5-22 10:50 PM 發表
2 `/ |5 i1 A( V4 P( D* D! J喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
9 E) {8 `1 o9 T  c+ v小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
, r- D2 `) }! G- r很謝謝kgbriver的寶貴意見~~~
看finster大大的解說，
發現OP的學問，還真是多....
唉...小 ...

- k0 {! z) ^! _" O8 `6 ^/ K7 ^
4 |4 n2 U) Q* c. M; ^我想,你有點誤會我的意思了
在設計op時,尤其是folded-cascode op,我建議一定要把bias circuit加入一起作模擬,若是直接給一個定電壓作bias雖然也是可以,但遠遠及不上實際的bias circuit來得好,而且bias circuit所產生出來的電壓未必真的是定電壓,它也會隨著製程,電壓和溫度而有所變化,所以folded-cascode op我個人是強烈建議要加入bias circuit一起作模擬
/ d* z! H0 S5 T8 X8 K2 ~而我前面所言,有時候bias circuit也會是限制住op的gain和phase margin的一個因素之一,因為bias circuit若設計不好,也會影響op

st80069

原帖由 finster 於 2008-5-21 02:03 PM 發表
如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load drivi ...

9 r0 b' p1 C* N嗯...3天來測試發現...結果，如果只有一級，那電流鏡那端的電流就必須極小，彌補不夠的電阻，不過...卻也為了彌補...結果導致gm7的值極小而必須加大w，或者固定小電流，gm7ro7(ro9||ro2)同時放大寬長....
哀....然後面積就變得超大超大....