|
具最新全球佈局器(Global Placer)的實體合成以提升成果品質" z2 D7 Q, C6 u. V/ W
; s8 [! N1 g3 D j( `7 j5 z Q% x vSynplify Premier中最新的實體合成(physical synthesis)流程,是利用新思科技的全球佈局器(placer)技術以提升既有佈局和繞線(place and route)設計的效能。對邏輯合成用戶而言,由於實體約束(physical constraint)會自動由先前的佈局和繞線執行來決定,這樣可以使得流程易於使用,不需要再執行一些複雜的實體約束計畫。
& g4 `6 C8 J* I0 ~) C7 o* q* L2 G, p! J+ S
7 ?9 K+ F8 I& N6 ?1 r6 a團隊設計介面及由下而上的流程允許平行開發6 B2 o9 z! Q1 Q1 l3 Z& D. b
! t' \/ H5 i# P, @ }
Synplify Premier及Synplify Pro工具兩者皆包含階層式專案管理及同步開發的新團隊設計功能。設計區塊或是先前經驗證過的設計IP可在內部被創造或分享,並不需要重複進行平面規劃(floorplanning),而這將使得該流程易於使用。設計團隊可階層式地管理及檢視其設計實作結果和每個區塊的合成設定。設計團隊成員可進行區塊截圖並將設計檔案轉給主管作為整體設計整合之用。設計區塊可以在RTL或EDIF階段被整合,而這將節省時間、確保效能及可預期之結果。$ I; \% u5 _1 y# i; ^, }0 z
0 u& d6 m, W# g5 K0 ~ ` / }# q0 P& ]# g" Z# w. M
% r/ F" a9 h) o% z提供以FPGA為基礎的原型建造全面性的DesignWare Library支援, O9 V" `( x+ t! F8 ]# E# I6 ?
+ R9 e0 G3 s9 l9 l2 o+ @3 m
Synplify Premier支援DesignWare Library全系列資料路徑並協助區塊元件的建立。Synplify Premier用戶能可以進行任何DesignWare Library元件的ASIC RTL的合成,以建立以FPGA為基礎的ASIC設計原型建造並達成效能最佳化成果。ASIC及FPGA元件支援已達成同步化,以協助確保在原型建造中所使用的DesignWare Library元件也同樣使用於ASIC中。 |
|