VHDL转verilog问题

qian15

手里面有个VHDL写的FIFO,现在想转换成VERILOG的
5 y$ i2 M( ~- ~1 q原代码如下

1. 
   ( k; B( Z6 Y1 g7 z+ Y
2. 
   
3. CNT: process(CLR, WR_PTR, RD_PTR)
   
4.   variable change : integer;  
   
5. begin  
   
6.   if CLR = '1' then
   
7.    count <= 0;
   
8.    change := 0;
   . J6 {, F" w5 I0 r
9.   else
   
10.    change := 0;
    8 K- }2 Q. D+ m- K- O
11.    if WR_PTR'event then
    
12.     change := 1;
    
13.    end if;
    
14.    if RD_PTR'event then
    
15.     change := change - 1;
    1 Q. _! C1 N7 F5 J
16.    end if;
      h, ]7 m7 i/ p" l, W# R/ j
17.    count <= count + change;
    
18.   end if;
    6 A, I. v2 z: m9 W
19. end process;

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不知道改为Verilog该怎么写红色部分。
我想是用always@( WR_PTR)
; L& _8 f, f, g/ p0 {% k0 W2 _但是process(CLR, WR_PTR, RD_PTR)这一句已经用了always了，没办法，刚接触verilog，请大家帮帮忙

qian15

这个FIFO程式有CLK的，我这里只是一部分代码，没有将所有代码贴出来，只是希望大家告诉我该怎么写if WR_PTR'event then

qian15

1. ------------------------------------------------------------------------------------
   
2. library IEEE;
   
3. use IEEE.std_logic_1164.all;
   
4. entity fifo is
   
5.         generic (
   8 ~. t/ l9 g7 k0 d5 i( o$ O
6.                 depth : positive := 16
   & N( Z, ~( D' B7 \* G. s0 w
7.                 );       
   
8.         port(
   4 z: I) N1 ~4 W
9.                 CLR   : in  std_logic;
   
10.                 WCLK  : in  std_logic;
    
11.                 WE    : in  std_logic;
    
12.                 RCLK  : in  std_logic;
    
13.                 RE    : in  std_logic;
    ' O. H" [* w& N/ s. w4 H; ~
14.                 DATA  : in  std_logic_vector(7 downto 0);
    5 [, Q& c8 u4 N. _
15.                 EMPTY : out std_logic;
    
16.                 FULL  : out std_logic;
    
17.                 Q     : out std_logic_vector(7 downto 0)
    
18.         );
    
19. end entity;
    
20. library IEEE;
    2 K  {9 f+ T5 o& X, B
21. use IEEE.std_logic_unsigned.all;
    & A8 Y' q& ^( C2 n0 b5 k
22. architecture behavior of fifo is
    ) @9 V: @: q% _* e$ u6 R/ y9 S" y: Y
23.         constant fmax : positive := depth-1;       
    - G, j( Q: q* z: B4 g2 s1 V
24.         type fifo_array_type is array (fmax downto 0) of std_logic_vector(7 downto 0);
    
25.         signal fifo_array : fifo_array_type;
    9 v( p! {2 W( m6 Y9 l
26.         signal WR_PTR : INTEGER range 0 to fmax;
    
27.         signal RD_PTR : INTEGER range 0 to fmax;
    
28.         signal count  : INTEGER range 0 to depth;
    3 z0 m! i6 ?' K- _) m
29. begin
    
30.         CNT: process(CLR, WR_PTR, RD_PTR)
    ' d3 _9 @0 w) Y. j
31.                 variable change : integer;               
    5 L0 H7 g% v) I1 g
32.         begin  
    ' m0 [$ w$ l& C
33.                 if CLR = '1' then
    9 j& S/ c8 j' F, }7 L# E
34.                         count <= 0;
    
35.                         change := 0;
    
36.                 else
    $ x4 \4 X2 T" J) n$ a
37.                         change := 0;
    3 ]) u6 p  G5 Z" d: u
38.                         if WR_PTR'event then
    ' x& R0 j  i7 [8 K9 |' W
39.                                 change := 1;
    & S5 s$ K, j% R7 H' n% H
40.                         end if;
    5 F4 j) G) S% s( p3 }# q: H$ F
41.                         if RD_PTR'event then
    + x0 Y) n# n5 }  o% W# p% V. s
42.                                 change := change - 1;
    
43.                         end if;
    2 o' z  w0 U  C" {, ^) o7 \
44.                         count <= count + change;
    8 I8 _* R6 `+ W
45.                 end if;
    * B# B  |' N# b, S3 J- @' y$ X% `
46.         end process;       
    & n6 f9 W: H! O2 E* }
47.         STATUS: process(count)
    
48.         begin  
    
49.                 if count=0 then
    8 O$ R+ z: k: O% d
50.                         FULL   <= '0';
    
51.                         EMPTY  <= '1';
    7 n& m" i4 P0 a, w" I' a" I/ Y+ @
52.                 elsif count=depth  then
    
53.                         FULL   <= '1';
      ?% ]) Z7 f1 Y9 J, m' y: _9 w
54.                         EMPTY  <= '0';
    
55.                 else       
    # q4 ^8 Y( ^) @3 H
56.                         FULL   <= '0';
    - b# K  X6 Y) d
57.                         EMPTY  <= '0';
    6 k# E/ t1 L% E0 A4 E/ L+ l! c
58.                 end if;                       
    
59.         end process;       

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qian15

1.         FWRITE: process (CLR, WCLK)
   
2.         begin
   7 Z7 N( v5 t" I: F1 d- q
3.                 if CLR = '1' then
   
4.                         for INDEX in fmax downto 0 loop
   9 E0 j( F" J3 h3 F/ V
5.                                 fifo_array(INDEX) <= (others => '0');
   
6.                         end loop;
   
7.                         WR_PTR <= 0;
   
8.                 elsif rising_edge(WCLK) then
   7 v& _2 ?) f5 R: w4 i0 n: q
9.                         if WE = '1' and count<depth then
   
10.                                 fifo_array(WR_PTR) <= DATA;
    
11.                                 -- move pointer
    ) t& U) V, c* p* ^! u/ j( f& z
12.                                 if WR_PTR=fmax then
    2 b1 e% N4 [: b: V, K- ~  {* x; m
13.                                         WR_PTR <= 0;
    
14.                                 else WR_PTR <= WR_PTR + 1;
    & r# j6 S4 D8 i  R: f! @
15.                                 end if;
    ; w8 p, R7 j/ \( I" ]
16.                         end if;
    
17.                 end if;
    
18.         end process;
    3 y1 f: N; L) g2 E1 c7 J: o/ s
19.         FREAD: process (CLR, RCLK)
    
20.         begin
    7 D' [; F' a' W8 f6 u) \0 O) |
21.                 if CLR = '1' then
    * J# F% a7 v! I6 {4 n7 Q# F7 O
22.                         RD_PTR <= 0;
    ' V' _5 A" R3 t) {3 b
23.                 elsif falling_edge(RCLK) then
    1 i0 i0 O: G2 O
24.                         if RE = '1' and count>0 then
    
25.                                 Q <= fifo_array(RD_PTR);
    
26.                                 -- move pointer
    
27.                                 if RD_PTR=fmax then
    
28.                                         RD_PTR <= 0;
    * B" w7 g# L/ I1 g, Q( d
29.                                 else RD_PTR <= RD_PTR + 1;
    
30.                                 end if;
    ( [' v$ v/ V+ O7 y' q& _2 Q
31.                         end if;
    1 t* s! N/ f6 c; ]2 C5 M
32.                 end if;
    
33.         end process;
    
34. end architecture;

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