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原帖由 michael6172 於 2008-4-28 09:34 AM 發表 0 |5 U9 z3 c3 ^- r: r4 i你的想法好像要把verilog當C來寫耶,二樓大大的方法可以用用看,不過要花蠻多時間去搜尋^^
原帖由 addn 於 2008-4-28 11:22 AM 發表 6 e# z6 ]9 c- t7 o6 ^9 Y8 a. p您好 7 Q$ q' d* [$ \7 m4 g依你的需求,想要做到1個clk做一次動作,8 F; F. ]' h6 B! c 似忽不容易8 V% T' c) ^7 e+ ^* ` 1 g* E( U, c6 m6 u5 v+ j& l5 _2 h由於你的資料蠻多筆的,不然可以試試關聯記憶體架構
原帖由 kevin 於 2008-4-28 08:47 PM 發表 / Y- ?" m. r* B* \2 F7 F如果用在FPGA design的話,可採用CAM(Content Addressable Memories)來比對data(即=71),CAM 做input data(=71) 的 search,當match時,則輸出match的address.速度很快. . {( M* |) m: t' k7 }) }( H& F 3766- k) y g* ?' F7 o5 q3 J' ` : ^! ?2 D! |+ x2 i再配合一些control logic即可達到目的 ...
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