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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › 用verilog撰寫取對數log電路
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樓主: michael6172
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[問題求助] 用verilog撰寫取對數log電路

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oomusou
1#
發表於 2009-4-23 15:52:07 | 顯示全部樓層
感謝- A; e. s) l- d4 ~' F% x
正需要
2 ^1 j3 H: G$ Q: q; o你真是人太好啦' v# |1 `# O2 w& Q( ~8 k
) v% F) ^! v! L& D5 F( H! l
我也好想看∼∼∼∼1 B+ X% a0 u) }5 t
謝謝大大您的分享∼∼∼∼∼∼
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