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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › 關於Verilog寫法如何寫一個buffer
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[問題求助] 關於Verilog寫法如何寫一個buffer

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1#
發表於 2008-12-16 11:35:43 | 顯示全部樓層
真的使用BUFFER的話，2樓大大那各就是 4樓大大還可以實現合成之後的延遲; V$ |- Y6 U/ K
這樣可以再合成後看到一各
( @* A0 Q5 n$ Z! e5 T4 k, Z不然你寫成LATCH也形' C6 \6 Z+ `( x+ O( Z: f$ f
如果只是確認延遲狀態而加BUFFER  J% {$ F/ h# a2 R
你乾脆加各延遲比較快 又不會增加design 的gate
3 [3 z  N5 h# D$ f8 Q
. i, J2 O# c5 k- K# {" E[ 本帖最後由 kosenmagic 於 2008-12-16 11:37 AM 編輯 ]
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