λ -base esign rules中有些規則不懂 想請教謝謝^^

egg

不知您是使用哪一套軟體去跑LVS
* f3 i9 x" ?1 cdracula還是calibre
2 o) c& H- I' e; \2 |一般來說circuit轉出來的netlist file很少會有錯的
您說的layout mos width 跟netlist 的不符
這不就是代表您所lay的mos有錯嗎?!
9 J; g  R& i8 @9 I+ r0 m/ O怎會想去netlist錯了 = =
總覺得您把LVS report所要表達的意思給誤解了
LVS除錯大多數都是靠經驗累積的
" g$ l, V) f' H. L; d0 ]. m- |( C6 p而初學者大多靠前輩帶著做學習debug的能力
倒是沒聽過有教學資訊
; R; B. x0 L6 u, w5 K' ~或許改天請版主開個專門把LVS驗證出現的問題
集中在一起的版好了 ^O^

egg

假設layout檢查出有16個net s和netlist 有17個nets
: {3 V2 V( f- D% \& N& i表示可能layout有某處短路 難到不會有可能是開路嗎?
& F, G- F9 L; i) x9 D0 WAns: 是的....不可能是open.....如果是open的話
: O6 W, q/ A5 @# @# y  D0 w* |         layout會多出一條net
7 c# R/ i! c2 f: e6 B! _ㄟ....不知道小妹您有沒有開啟RVE
! a" H  k7 C. _8 ^一般來說用RVE LVS來debug應該會很容易找到錯
除了power&ground的short比較難找之外
: z, q" W3 J- O0 d! P- Y% p  S照理說應不難除錯唷 ^^