IC layout interview 常被問到的問題

egg

小弟不才....列舉幾個在面試時
! H# k4 W- M. n- L8 u主管常會問到的幾個專業相關知識
( Z2 q" f* u) ?7 P3 D- A! g( x0 M供想從事IC layout工作的朋友參考
/ L) f7 v. Z; U  G% @5 _
) s" a; z0 F' N1 b3 I- ?1. inverter layout圖 & 截(剖)面圖
    尤其是後者...幾乎很多家公司都會要人把整個剖面圖給劃出來
    還遇過更誇張的...連body contact也要標示出來 = =
2. 何謂ESD...如何改善ESD
4 N, u) F/ F# x- [" {3. 何謂latch-up....怎預防latch-up現象

最後....雖然這不常見
還是提醒一下大家
7 g3 H7 @2 X8 [6 {1 `" \3 }; S與主管面試時...不管怎樣
2 d% ]1 d: g* P6 M/ A5 f9 y$ z: C都要裝的非常積極主動(先混進去那家公司再說 ^^")
不然就算你專業那方面過了
1 K5 X7 `/ `  ?7 i, p6 U0 O: ~: I主管也會覺得你工作的態度可能會不好
而不予錄用

0 ?- P, V( L. @希望這些能幫到大家 ^^

egg

其實以新人來說
7 C  l3 P; ^: r+ W) b, ^8 k回答這類問題並不用太傷腦筋
! d3 }. b) g0 ^主管是要看你了解這東西的程度
提供個答案供大家參考
ESD 是靜電放電沒錯
4 I1 w" {# l/ V2 c( W* c" t. w不過可以提一下它有哪幾種發生的機制
ESD 共有三種機制需要測試
分別為HBM(Human Body Mode)..MM(Machine Mode)...CDM(Charged Device Mode)
預防對策則為...
power & ground pin 使用 power clamping
I/O pin 做 ESD protect device
internorl circuit 有接到pad path 的mos....drain端做ESD rule放大
. A$ d( K( F' ~5 }% j+ d$ y: j
" \, ~: j/ ]( n) |3 VLatch-up 可以用簡單的話來解釋
power & ground path 寄生BJT形成SCR電路
0 }& M5 d; b( _: r2 M: W經由電源擾動....產生大電流的拴鎖現象
造成pwer與ground的虛短路(可以畫一下寄生BJTs形成SCR的電路模型)
ESD討論版有篇關於latch-up的文章
可以view一下剖面圖跟等效電路圖
由剖面圖跟等效電路圖就能推敲出
$ X1 R' |( X! Q6 P: l5 ]- nlatch-up該怎預防
1.盡可能補上well-contact以及subtract-contact
; |0 l) }, w% C7 y. d" S" d5 ^  其用意是為了降低Rw跟Rs的阻抗.
9 b: H. @1 x, m! Y/ c2.靠近PAD區域的circuit,pmos與nmos之間的距離拉開
, Q: S  O2 Z. J4 L) V   並且保持gurdring的完整.
4 e, W9 g# M* {6 H   (p,nmos拉開由剖面圖可看出Q1base跟Q2 collector之間的阻抗會增加 )

1 @" l  [# j3 T: n若有解釋錯誤或是哪不夠詳細的
: V) I  |5 b6 U6 x- Q2 \歡迎大家一起討論 ^^

PS: latch-up比較常發生在pad週遭....內部電路比較少發生
1 x+ V+ W# V4 p  y       個人是認為...ESD發生時也有可能引起latch-up
5 i  B  h4 Z  }       不知大夥的見解為何?!