4/6 3DIC關鍵技術_Thin Wafer Handling研討會

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隨著製程技術微縮至奈米後，晶片內邏輯閘數急速上升，信號接腳數目變多，電晶體接線愈來愈多，晶片設計的複雜度及損壞風險不斷的上升，且32奈米以下的先進製程技術投資過於昂貴，技術難以突破，讓原以兩年為世代週期的摩爾定律，未來在32奈米以下的世代交替週期時間將會拉長，並抬高成本，為了能滿足電子產品低成本、高效率、低功耗、輕薄短小等多重需求，整合3D Package及矽穿孔電極技術 （Through Silicon Via, TSV）的三維堆疊式晶片（3 Dimension Stacked IC, 3D IC）技術，既可符合消費性電子產品市場多樣化需求，並有效擴增半導體產業界的獲利能力，將可望替全球半導體開創新局，躍居下世代半導體主流。

0 t  d# n8 C, S在3D IC的核心技術方面，包含有（1） 薄晶圓技術（Wafer Thinning Handling）；（2） 矽穿孔技術（TSV Formation）；（3） 晶片接合技術（Bonding）。其中薄晶圓技術瓶頸主要為晶片研磨(thinning)及晶片承載（Wafer Handling）兩部分。晶片薄化可降低整個堆疊架構的厚度，晶片承載主要希望在進行薄化製程時不會破損，而且在安全完成薄化與後續高溫與化學製程的所有製程後，尚須能將薄晶圓取下，進行後續的切割與接合製程，但薄晶片會提升製程的困難度，對於製程架構、順序的安排都必須要謹慎的考量。
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本次研討會特別針對薄晶圓技術，邀請國內外專家共聚一堂，一起探討解決方案，為迎接輝煌的下世代半導體產業做準備，歡迎對此技術有興趣者把握機會報名參加！。
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5 t% J( Q- _- S& \; h: M& I日    期：99年4月6日（星期二）
  f4 a2 S2 Z% T地    點：工研院9館010會議室 (新竹縣竹東鎮中興路四段195號，電話︰03-5918062)
指導單位：經濟部工業局
主辦單位：工業技術研究院電子與光電研究所
協辦單位：先進推疊系統與應用研發聯盟(Ad-STAC)/先進微系統與構裝技術聯盟(AMPA)

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時  間	研  討  主  題	主  講  人
09:00~09:30	報到(敬備茶點)
09:30~09:40	致歡迎詞	駱韋仲 組長 工研院電光所構裝技術組
09:40~10:10	3DIC關鍵技術	陳裕華, 副組長 工研院電光所構裝技術組
10:10~10:50	Low damage & high performance thin wafer support system	劉國祥, General manager TAZMO
10:50~11:20	交流時間&中場休息 (敬備茶點)
11:20~12:00	Wafer Support System - Enabling Ultra-thin wafer handling in TSV process	廖文浩, Technical Manager 3M
12:00~13:30	午餐
13:30~14:10	Surface activated & low temperature bonding process	Akira Yamauchi, President BondTech
14:10~14:50	Wafer thinning technology for 3DIC application	林士茗, Manager : n7 ]! h1 I+ T- wDISCO
14:50~15:10	交流時間&中場休息 (敬備茶點)
15:10~15:50	Advances in Thin Wafer Handling Solutions	李佳信, Manager Brewer Science
15:50~16:30	Trends and advances in thin wafer handling and processing.	Bioh Kim, Director EV Group Inc.
16:30~	綜合討論	駱韋仲 組長 工研院電光所構裝技術組

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參考檔案： 101_990406-ThinWaferHandling技術研討會.doc