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個人使用經驗: {+ ~" I* |# y# z
(1)Xilinx FPGA的合成使用Synplify Pro(現在已經叫Premier)較佳
4 a$ W+ t9 F8 S# _$ u5 jXilinx自己的ISE先前會有bug,效能也比較差
0 W3 o0 e: c0 A6 Tplace and route當然使用ISE,版本我自己覺得很舊的6.1反而比較穩
. K3 N! J( t( U( W6 o特別是你clock數目較多且較複雜時& N* i8 H g' w0 ]& u2 K
你若用很新的ISE版本,處理較大的SoC時很容易出現tool error, c: e" u% `/ ?2 M& i1 @( d4 [
(2)Altera的FPGA則是使用自家出的Qiartus-II 6.0最佳
- u. N4 w, G; X+ q0 q0 vFAE給我比較新的7.0之後的版本都不太順利
0 t) ^7 P& {1 k Q9 f: j6 ASynplicity之前對於altera的tool效能也不好" J! v9 S0 K2 C4 \" D3 B
近來應該有改善了4 S5 W3 _& E" p! y2 f: w4 s
altera的好處是,他的timing constraint可以用近似於ASIC的SDC格式(Synopsys Design Constraint)
# ~) h5 K5 P% [$ B$ @% Q1 I3 `, }這樣對於ASIC對照也會有幫助 |
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