uart 16550 FIFO問題

bosscck

原帖由 tommywgt 於 2007-3-1 14:07 發表
- D; E& K$ {, p# N9 g" `1 i類似因為不同clock而造成的問題在設計時常會遇到

; l* l" i) G+ }+ a/ I有人有別的好答案嗎?

% q0 J2 S- s" G* c" W6 q- s( E% ~

時序的問題這方面我去找找看,我學過我會去翻翻資料.這兩天回覆

bosscck

原帖由 bosscck 於 2007-3-6 22:10 發表
: [- c1 {: e$ x2 B  I7 {$ R
" b% ^8 D4 g, x9 v& n3 A) k

" d& T/ Y  F4 }5 Q2 [! [) c2 c時序的問題這方面我去找找看,我學過我會去翻翻資料.這兩天回覆

bosscck

原帖由 bosscck 於 2007-3-6 22:19 發表
% o2 l9 O: d0 m& R6 e6 y

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原帖由 bosscck 於 2007-3-6 22:19 發表
' e& d" l8 a# j: [0 k

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原帖由 bosscck 於 2007-3-6 22:20 發表

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原帖由 bosscck 於 2007-3-6 22:20 發表

bosscck

clock問題,一般來說都會設計成"A主" B,C,D.....跟隨A"clock

2 b# D& D) u- v' }' F新產品通常都是跟隨舊產品clock,除非新品有更好的clock產生器.