How verilog HDL to schematic?

hycmos

各位高人,在下需要實現這個目標:
我有一段Verilog HDL code,作用是做控制.我希望有軟件能把我的code轉換成實際的邏輯電路,這個邏輯電路不是用CPLD/FPGA這些做成,而是用最基本的NOT/NAND/DFF做成.至於NOT/NAND/DFF用什麽做不重要.
5 b( o2 h4 c: M! I; a1 ]接觸的DC,synplicity在synthesis的時候需要選擇CPLD/FPGA的device,不是我需要的.

hycmos

sieg70,
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該算是ASCI.其實我做的是數模mix的IC chip,其中analog部分占大部分,少部分是digital的,就是這少部分的digital需要被synthesis成實際的NOT/NAND/DFF/這些cell.
0 _* f( x9 f& R3 k8 ~我們現在使用一家fab的lib文件,采用DC來synthesis出digital電路(MOS).
實際上我是希望有independent于fab的lib,這樣synthesis出來的電路只是看到NOT/NAND這些.
BTW,除了DC,其他的tool可以做嗎?

hycmos

原帖由 masonchung 於 2009-5-26 10:19 PM 發表
; i" ^0 X+ i# X  P: P0 A用合成出來的數位電路 在mixed-mode的ic來說是太浪費gate-count嘞
我以前作mixed-mode IC 都是自己兜 logic gate

3 m3 @( S, ^) `0 [' P. ]$ v遇到略微有點複雜的logic我自己"兜",還是感覺有些困難.現在有HDL這個強大的tool,能用來做簡單mixed-IC的digital部分也是一把利器.我是希望能用HDL寫好邏輯,之後用synthesis出來實際電路schematic,這種方法是設計不簡單也不複雜的digital的捷徑.目前看來還沒有什麽tool可以有independent于fab 的設計過程.