uart 16550 FIFO問題

addn

各位 大大
+ f: T! x5 D3 Z  f4 E& s+ U請問有人知道uart 16550 的FIFO的電路結構嗎

因為以前有用vhdl做一8250的功能
想加上FIFO ,變成16550的功能
6 M6 f/ m- E& w- m& d所以才會想了解16550 FIFO的電路結構

依照data sheet看起來似乎是用異步fifo
寫入跟讀出fifo可以同時操作
  c: E' [- d+ l* c
可是我想到的fifo結構如果同時寫入跟讀出的話,就有機會
8 f4 T9 t& }0 _( ~. y$ s& m會發生full,empty,level trigger判斷錯誤,如下圖所示
7 f9 x* a) W2 r2 a

addn

您好
' a8 t' z/ w! |
感謝版主 大大的講解,提供解決方式的參考

我這邊還是有一些問題
) `$ `6 y# C- J" Q
4 n# p, J7 h8 B5 ]- l1.
" @4 u. s- y  A& \" zRX FIFO
write_ptr變動對/RD empty的影響就如同大大所講的
cpu對於錯誤的empty只是延遲下次在來讀FIFO資料,並不會
2 U5 |8 s; C5 c( g造成嚴重的錯誤
可是
! n7 @4 \. Q, S" g$ g* }! m6 Bread_ptr變動對於寫入FIFO full的影響就很嚴重了
當要寫入FIFO時誤判FIFO 滿了,這時就會造成溢位的動作

2.
16550有TIGGER LEVEL功能,可以設定當FIFO收到1,4,8或14筆資料時
( Z1 P5 v6 ]2 `# B6 X; d/ N去觸發中斷輸出腳INTR
這樣勢必要有TRIGGER_LEVEL_FLG邏輯來指出是否符合條件
1 ^3 }2 F8 k  s  @5 f& I這TRIGGER_LEVEL_FLG也要根據變動的write_ptr和read_ptr來決定
這樣INTR輸出不是就有機會產生毛刺在write_ptr和read_ptr變動時
那要怎麼消除這毛刺現象呢
! n; C" i. n% y2 p1 b  u& T$ n9 B/ {
' V5 z1 {: E6 c6 Y  M6 \' ]3.
4 k! h; t/ H5 i/ I. Y如果加上handshake的話,那時序動作可能就會跟16550有些差異了

addn

您好
感謝版主 大大的建議及經驗分享
! E+ c+ d; A4 |對於數位設計的確讓人傷腦筋
有一大堆的情況都要考慮進去
需要發很大的心力在設計電路的穩定性上

( C# m  K+ ]/ U! W大大可否對於handshake在這裡與FIFO搭配使用
# j/ W2 I- K' i* ]$ j再進一步說明一下呢

我的想法是這樣不曉得對不對
  [" H; Q( _3 {" j% B4 D; j當要寫入FIFO前先通知/RD電路暫時不要改變read_ptr讀取FIFO
寫入FIFO後再通知/RD電路可正常動作
; W  G7 p: X) C# H+ h反之讀出FIFO對於寫入電路也用一樣的機制

addn

您好

可是這樣還有問題我搞不懂

  寫入端有16Xbaud可以當clock可以達成交握動作
0 s6 R; p! g+ x% {  讀取端邏輯,沒有讀取端的clock只有/RD脈波
  當/RD來時就表示一定要讀取,而且沒辦法
  R! _8 e' g' {4 P; m4 r8 ]; V  產生及判斷交握訊號

addn

您好
  P5 G# j# [: j
: b3 D- Z# S- V這部分我實在想不出來
如果版主 大大可以提供參考例子,那最好不過了
1 h: ^6 Z+ d3 y- h4 m; c  B
謝謝

addn

版主 大大 等你有空在幫我解答就好了啦

, g; }: f; {! Q/ l0 k5 e我有找到一些對岸的異步FIFO文章,有興趣可以參考看看
http://www.21ic.com/news/html/70/show1661.htm
* z: E% B6 ?9 X0 g( Rhttp://blog.21ic.com/user1/1202/archives/2006/23787.html
* \7 q/ Y! \, \# D+ n& S根據文章用格雷碼當ptr的count是可以大大降低亞穩太被取樣到的概率
9 y$ D: d2 a. A; T* \& O* W可是還是會有最高兩位元同時發生變化的情形,這是不是表示使用格雷
4 N4 k# _) o2 g' c- m$ L/ S碼後還是無法百分百保證正確呢
3 x7 d2 U( M) y& J6 [5 C  ^2 Z7 T
還有trigger level要如何由格雷碼的read_ptr,write_ptr去判斷呢

addn

謝謝 版主 大大提供的參考範例
; ]) s. _% ^! Z" |/ d+ u, ?
, d2 p6 S* ^5 ?將code研究後,發現可能會有一些問題,所以將問題po上跟大家討論

3 b& |1 D0 K0 Q% c( l3 \1.
   版主之前的兩個假設 "/RD動作時狀態不能改變"及"wen動作時也不能改變狀態"
   這兩個case是發生在best case,可是還要考慮到worst case就是/RD,wen同時發生
1 D% j. E: v7 v0 ?! v' i0 I6 Y! O   wptr及rptr同時發生變化,同時兩者又互為判斷來源依據之一
7 x" x9 H; a2 x% n2.
   由data sheet看起來,實際在操作上未必能符合wck的clock rate比/rd高
  _+ y5 @5 j' z' T  G   假設wck的clock用16xbaud rate或者直接用1.8432 Mhz,由下圖可以看出
; f' p# k; G4 c- e" u, n) W   資料讀取週期RC最小280ns
3.
4 V% l" n# ]3 y1 j   full,empty,trigger level等訊號之設定清除由wck觸發同步,可是當讀取週期
# x8 o9 u& O# a" R# H   小小於wck週期的case,會有問題,以trigger level造成的INTR來講
   當FIFO裡的資料都被讀完了以後,INTR不會立即變0,而要等下一個wck的時間
   而這段時間不會造成多餘的中斷被執行嗎

addn

版主 大大謝謝你再提供這些參考的資料
我會好好的找來研究看看

' e- D9 }3 k2 C* h8 |# v3 k2 n我本身目前不是從事電子相關行業,不過對於
FPGA/CPLD,HDL,數位邏輯設計及單晶片等
1 N, |" z5 H: e+ [8 v都很有興趣,之所以要寫16550 code主要是想
挑戰看看自己能不能寫的出來,不過似乎沒那麼容易

, T$ B+ B. ]5 O, t  ZFIFO這部分我有上其他討論區問過,可是都沒人回覆
3 ~' z8 u7 d! |3 w+ X感謝版主願意跟我討論這個問題
, H7 ~* j% @4 ]' b9 V
再次謝謝啦

addn

您好
0 Y( k' k! R2 |. [5 Y- J0 _最近想到一種架構,用來做FIFO不曉得可不可行
如下圖所示
! J2 c* J  j6 S" @  f! S3 Q( Z3 o& R
5 ~) M- t5 E# @8 L1 N" i. e先就full,empty討論,trigger level不管
讓/RD脈波,16*baud rate週期大大於亞穩態出現的時間

1.用額外bit(valid_bit)來指出register是否有資料寫入
  當寫資料到FIFO則相對應的valid_bit會一起被設定為1
  當讀取FIFO,相對應的valid_bit會被清為0
" F: ]! V, ^9 Z4 y1 w( |
2 c( d% t9 S6 `3 t: i2 Q0 p8 I+ G2.wptr及rptr用bin count
/ E# O$ t4 I  x* a: _2 Y" S
3.full將所有valid_bit取and,empty將所有valid_bit取nor

# x9 k( v: P7 d$ Q% S! j4.讀取狀態empty時,/RD下緣將empty訊號鎖住,如此在讀狀態時
" R) h( H% l9 Q. i3 M6 X$ ~5 n: Z  worst case(有一筆資料在FIFO可是讀到的狀態是空),這種case
3 z& {" j+ |( [0 s! ^6 j  出現的機會不會太頻繁,就算出現也不過延遲一個讀取週期而已

& w% c( C+ M- ?6 W/ A  p4 T5.16*baud rate下緣鎖住full,接收狀態機16*baud rate上緣動作
  當接收狀態機要寫資料到FIFO時,如果遇到full(lock)=1時,下一個clk
) r. J2 u: F- y! o6 j8 a  週期再判斷一次full(lock)如果也是1,則判定FIFO真的滿了,否則直接
5 }9 W4 V7 \3 W) _" i& |  將資料寫入FIFO,如此就可避免可能會發生的worst case(當FIFO還有一
  個位置是空但被判定為已經滿了的狀況)

以上的推論不曉得是否正確

addn

您好
2 q$ }$ R% y5 I. ~1 U5 z" R我想到這個方法除了電路會比較大外還有其他缺點
- a  P5 k# f$ F) G, B
1.不適合做成容量較大的FIFO
; v( k4 `) u  J$ w9 \$ q/ h
& v' H) x6 w0 N2.清除valid_bit邏輯,有用到回授清除的方式,可能會造成其他不好的影響
/ |6 t) e: {% _0 X, C
3.tigger level會用到連續加16次的組合邏輯(把valid_bit全加起來),這樣
   會有較長的延遲時間,所以速度被拖慢了
  i! M, Z: H9 b2 k
& c/ B7 F1 H: M謝謝 版主 大大 再提供了另一個思考的方向

addn

您好
- \3 ~& w5 r( e, Y5 P
" z4 n8 a7 f' Q2 e* x! ?
1.
( X7 ]* z% J/ l4 p  l5 z; h   "另外在判斷empty跟full時, 不用全判斷所有的bit (因為這是一個circle buffer)"
$ X+ `2 A+ y9 M- u& g) ]7 U
& N6 _7 q9 r% U/ y, I* U' s, j   不了解這段話的意思,可以在進一步說明嗎

2 i/ v* I9 x; O% N, W3 i2.
  我這方法是假設讓/RD脈波,16*baud rate週期大大於亞穩態(metastate)出現的時間
5 U  z) ]) I2 V, S- s( v+ b! [  才適用的,可是最近看一些關於亞穩態的文章,發現亞穏態維持的時間是不定的,有機會
3 V+ w$ P1 Q/ W7 l% t  超過/RD脈波及16*baud rate週期,這樣的話我想的這個方法就不能用了
  請問有辦法評估亞穩態維持的時間嗎
  
謝謝

: x7 t9 }  q7 x2 T7 q[ 本帖最後由 addn 於 2007-3-18 10:34 AM 編輯 ]

addn

您好
關於 metastate
請問如果一個d-ff假設 clock頻率1 hz
! Q( F8 S) q' R9 `: }如果剛好發生metastate,metastate這個狀態
+ N! K1 R$ k. C  w+ M* Q, R' h, z有沒有可能有機會維持1秒的時間長度呢
' w. w/ z, c6 ^1 O& j
謝謝

addn

您好
依讀取狀態來說,/RD負緣鎖住empty訊號
' H' j! E6 y  E" p! H' L! F7 n& ~而剛好發生metastate,且剛好時間超過/RD默波的週期
! o+ n' ]) ~. G0 o+ ^& I那讀取到的empty不就是錯的嗎 如下圖

addn

您好
所以是否如我37篇所講
4 ^9 _8 T9 }& `& h- C( ]$ f8 ?這樣的設計會有問題,因為無法保證發生亞穩態的時間
! o7 R7 ~, J* e- P1 V* I: P- T6 A比/RD,16*BAUD週期短
3 C$ M  l. r  n; N# N) V* W; a
: b+ F0 j' M' Z9 \, M* M% e- g那麼這個問題不就無法解決,因為empty可能再任何時間點
發生變化,而/RD脈波也可能再任何時間發生
! w) V7 `& w2 p2 o# M+ G$ z$ [
+ {; c) z! i  I3 u8 U, v請問這樣的架構,有什麼方式可以解決這個問題
2 z1 z2 J& \' q
謝謝

addn

原帖由 tommywgt 於 2007-3-27 10:46 AM 發表
6 K' H7 V, d5 g; ^3 ^在opencores內是不用註冊的, 直接以cvs下載就行了

0 i6 n! F5 Z! {: U+ D原來是要選cvs選項就能下載
' i' v8 n- g. e. y
. V  b. o- d( w7 W謝謝 版主 大大回覆