智原採用Cadence方案實現高速、高可靠性先進設計

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他山之石可以攻錯?! 但不知其他幾大 EDA 廠商是否也有官方中文網站來服務中文的客戶？ :o
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# c  c9 p8 w# M6 H專家觀點：EDA已死，軟體猶存 EDA已死──雖然業界仍然需要它，因為沒有人想走回頭路吃力地設計晶片，但現實是晶片的設計越來越少，而且系統的差異性所在已轉向軟體...

# R6 e& m/ O; V2 U; OCADENCE益華電腦與智原科技(FARADAY)共同合作使用ENCOUNTER CONFORMAL 技術實現ASIC設計的CONSTRAINT SIGNOFF
5 J+ ?( p9 T: }% u- G4 u8 WEncounter Conformal Constraint Designer讓邏輯設計人員能夠及早發現設計作業的constraint問題
6 K, V+ e- @- ~% |" V, Y$ E, Chttp://www.cadence.com.tw/post/company_view.php?lists=310&gets=

( l! q" j' X' u/ p2006年3月 27日:台灣新竹訊 - 全球電子設計創新的領導廠商Cadence益華電腦今天宣佈智原科技(Faraday Technology Corporation，TAIEX:3035)已採用Cadence® Encounter® Conformal® Constraint Designer 技術，實現速度快、可靠性高的先進設計。智原科技運用Encounter Conformal Constraint Designer技術驗證客戶的constraint，確保設計實現之前的設計品質，減少設計重複的情形，並且加速時序收斂。

「智原科技承諾提供客戶設計專業技術與服務，並提供市場頂尖的ASIC設計。」智原科技設計開發事業部部經理吳坤城先生表示：「Cadence 益華電腦Encounter Conformal Constraint Designer讓我們可以迅速並簡單地確保客戶的設計可以馬上投入生產作業。」
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智原科技運用Encounter Conformal Constraint Designer技術為其constraint signoff工具，進而找出客戶的設計constraint問題，並針對問題提供報告，並且讓客戶能夠在早期設計階段便能修正。這個signoff流程能夠改善智原科技的設計實現的服務品質，同時省下IC設計與ASIC客戶的寶貴時間與資源。
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「我們為設計產業所提供的重要功能之一就是確保constraint的適用性與精確性。」Cadence益華電腦研發部副總裁張秋銘先生表示：「Encounter Conformal Constraint Designer技術確保設計完整性和一致性，對智原科技這樣領先的設計服務公司而言堪稱是寶貴的資產。」

. z) h: T. G+ r. U% p* V- s! sEncounter Conformal Constraint Designer是 Cadence Encounter數位IC設計平台的關鍵技術，也是Cadence Logic Design Team 解決方案的重要元件。這款產品能夠及早實現邏輯設計signoff，並且將constraint的產生、驗證與除錯等作業自動化，在整個設計流程中確保提供有效的時序constraint，協助設計人員可以達到快速的時序收斂。Encounter Conformal Constraint Designer目前有L與XL兩種系列產品。

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2008/3/21-Cadence 益華電腦宣佈，電子消費應用領域的凌陽科技採用 Cadence Incisive Xtreme 加速與模擬解決方案。驗證效能結合Xtreme的便利性所帶來的絕對價值，讓凌陽科技能夠針對百萬閘 SoC 設計以高速的驗證與加速作業，實現更迅速的上市時間。
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4 D2 o5 R3 |! }0 E: C凌陽科技為家庭娛樂與多媒體應用領域消費性 IC 的世界頂尖供應商，而設計複雜性不斷增加與緊湊的上市時程，一直是像凌陽科技這樣企業的重要議題。凌陽科技運用 Xtreme 硬體/軟體共同驗證功能，享受整合式除錯環境的彈性，這種環境能夠讓凌陽科技的硬體和軟體工程師之間擁有真正順暢的溝通。
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1 z) }9 g, W9 o& S/ F「我們的團隊運用 Xtreme 實現了遠勝過傳統的模擬方式的設計成果，顯著地提升設計效能。」凌陽科技設計一處產品技術總監楊穎智表示:「針對耗時與複雜的設計，單獨進行模擬已不再可行；然而使用Xtreme進行複雜且耗時的驗證，讓我們可以配合預計的時程，確保交付高品質與高效能的SoC 設計。」
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4 U1 |3 u) L5 j; HCadence 亞太地區總裁居龍表示:「我們很高興看到 Xtreme 驗證解決方案成為凌陽科技SoC設計開發的一環。」「我們期待能夠替台灣消費性電子產業提供更多延伸的協助，也將會持續與凌陽科技合作，提供全面的設計效能、品質與預測能力。」
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( E- R; w8 k3 C/ d+ }2 g8 C* W邏輯設計工程師可以運用Cadence Incisive Simulators和Xtreme在單一環境中實現超過一千倍的加速模擬效能。而這個設計環境具有創新與獨特快速轉換 (hot swap) 功能，可以讓設計師在短短幾秒鐘內，輕易地來回切換模擬工具的軟體環境和Incisive Xtreme硬體加速器的環境。

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2008/3/20- 世芯電子 (Alchip Technologies Inc.) 日前宣佈加入 Power Forward Initiative (PFI)。世芯電子採用了 Cadence益華電腦以 Common Power Format (CPF) 格式為基礎的低功耗設計解決方案，以提升設計效能，並且加速客戶的產品上市時間。

「低耗電設計對多媒體、無線與通訊應用市場而言相當重要，而這些應用產品正是世芯電子客戶注目的焦點。」世芯電子營運長 Jim Bailey 表示。「由於我們擁有一次投片成功的優良紀錄，客戶信賴我們的服務以確保產品上市的時程。客戶一直將世芯視為最佳的矽設計合作夥伴，因為我們一直致力於實現客戶產品的創新，並且提供晶片尺寸優化及低功耗的多項優勢。運用CPF 讓世芯電子更明確地瞭解客戶在低耗電設計上的需求並及時確保客戶達到低耗電的設計目標。」

- u+ j( H; M( O% m4 `「我們相當歡迎世芯電子加入 Power Forward Initiative，也十分期待世芯電子在低功耗設計上的貢獻。」Cadence Business Enablement 部門協理 Pankaj Mayor 表示：「我們相當推崇世芯電子在業界的領導地位，以及讓先進製程的低耗電設計更為簡便的承諾。世芯電子的參與強化了半導體業界共同合作的需要，並促進開發更先進低耗電設計。」

  j3 Y$ Y4 S/ z7 S" |CPF 是經過 Si2 驗證的標準格式，專供設計階段早期具體指定省電技術使用 ─ 能夠共享與重覆使用低耗電智慧技術，貫穿整個設計流程。Cadence 益華電腦低功號設計解決方案是業界第一套完整的流程，能夠將邏輯設計、驗證與設計實現作業整合到 Si2標準的 Common Power Format 中。

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但不知 pqman 大大需要這類資訊是做 評估採用 麼？是否有評估的原則與條件可以大家討論的麼？
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8 ]+ s9 X7 r( @" I& n緊密整合的 Virtuoso技術與 Encounter 平台
提升先進 SoC 晶片的設計效能 實現更迅速的上市時間
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2008 年 4 月 10 日台灣新竹訊—全球電子設計創新領導廠商 Cadence益華電腦 (NASDAQ: CDNS) 今日宣佈，台灣消費性電子產業的IC設計領導廠商群聯電子股份有限公司(Phison Electronics Corp.)，採用 Cadence益華電腦 Virtuoso® 客製化設計與 Encounter® 數位 IC 設計平台進行先進 SoC 設計。群聯電子運用 Cadence 益華電腦在 Encounter 與 Virtuoso 平台間順暢的相互操作性，實現更高水準的整合能力，並且縮短應用在SD 控制器與讀卡機的SoC設計時間(turn around time)。
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5 U- u* m' t5 z1 e/ l1 R- {, J% }群聯電子是台灣頂尖的設計公司，以先進USB 快閃記憶體與記憶卡控制器晶片，提供成長迅速的消費性電子應用市場。隨著設計日益複雜、設計尺寸以及製程技術難度(geometries)的增加，群聯電子設計團隊在投產之前必須駕馭眾多的設計挑戰，因此全晶片設計介面互連的成效，也成為相當重要的議題。

% i1 V  s/ B" q6 Y# a1 r經過審慎評估之後，群聯電子選擇了 Cadence 益華電腦SoC Encounter RTL-to-GDSII 系統，這套系統是 Cadence Encounter 數位 IC 設計平台的重要元件之一，可針對奈米 SoC 設計提供完整的技術，協助確保邏輯設計與實體IC實現團隊，迅速獲得高水準的矽晶片。除此之外，為了因應日益複雜的客製化設計需求，群聯電子運用Virtuoso 平台中不可或缺的一環 - ADE (Analog Design Environment) ，模擬與分析全面客製化的 IC 設計。ADE能夠提供操作方便的介面，輕鬆連結Encounter數位 IC介面，協助群聯電子調整電路圖(schematic)設計與實體佈局(layout)間的落差。Encounter 與 Virtuoso 設計平台間順暢的相互連結性，協助群聯電子設計師實現更迅速的上市時間，並且展現更令人滿意的設計生產力。

群聯電子研發部門經理林諭棟表示:「運用 Cadence 數位與類比設計流程，我們能夠配合設計時程，實現迅速且精確的晶片設計。」「在時間與設計品質方面，Cadence 益華電腦運用最完整、流暢整合的數位與類比混合訊號設計解決方案，協助我們達到最佳的設計效能。」
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; o& [) C" s# J/ ~5 x$ y: F) ~2 iCadence 台灣地區經理張郁禮表示:「我們很榮幸能夠看到群聯電子在 Cadence 技術協助之下實現成功的矽晶片設計。」「Cadence Virtuoso®客製化設計平台與Encounter®數位設計平台分別持續在類比與數位領域提供完整的解決方案，而我們的重點是協助像群聯電子這樣的客戶，駕馭跨平台介面的議題，以通過業界驗證量產的解決方案，讓複雜的混合訊號設計更容易實現。」

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Cadence Virtuoso技術與Encounter平台 提升SoC設計效能 實現更迅速Time-to-Market

益華電腦(Cadence)近日宣佈，IC設計廠商群聯電子採用Cadence Virtuoso客製化設計與 Encounter數位IC設計平台進行先進SoC設計，在Encounter與Virtuoso平台間順暢的相互操作性，除實現更高水準的整合能力，更縮短應用在SD控制器與讀卡機的SoC設計時間。

隨著設計日益複雜、設計尺寸以及製程技術難度的增加，因此全晶片設計介面互連的成效，也成為相當重要的議題。群聯電子選擇益華電腦SoC Encounter RTL-to-GDSII系統，針對奈米SoC設計提供完整的技術，協助確保邏輯設計與實體IC實現團隊，獲得高水準的矽晶片。
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8 Y1 d3 A: g( D/ D為因應日益複雜的客製化設計需求，群聯電子運用Virtuoso平台其中一項ADE(Analog Design Environment)，模擬與分析全面客製化IC設計。ADE能夠提供操作方便的介面，輕鬆連結Encounter數位 IC介面，協助群聯電子調整電路圖(schematic)設計與實體佈局(layout)間的落差，讓群聯電子設計師實現更迅速的上市時間以及最佳的設計生產力。

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以CPF為基礎的Cadence益華電腦低功耗解決方案 協助先進設計成功投產 (Tapeout)

5月22日台灣新竹 – 全球電子設計創新領導廠商Cadence益華電腦今天宣布，台灣SoC設計服務與解決方案領導廠商虹晶科技(Socle Technology)採用Cadence益華電腦低功耗解決方案，納入其超深次微米SoC設計實現平台- Socle SoC-ImP®解決方案。Cadence益華電腦低功耗解決方案讓虹晶科技能夠駕馭創新低功耗技術，解決65奈米以下的電源挑戰。
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7 U5 D9 A. {  oCadence益華電腦低功耗解決方案以Si2標準共通電源格式(Common Power Format，CPF)為基礎，其低功耗技術獲虹晶科技採用，協助先進65奈米設計投產成功。Cadence益華電腦低功耗解決方案涵蓋multiple power domains、multi-voltage、multi-Vt、power shut-off and retention，獲得了更高設計產能，同時也大幅降低功耗。這個晶片是採用新加坡特許半導體(Chartered Semiconductor Manufacturing Ltd.) 65奈米製程，以ARM926EJ-S®為開發基礎的多媒體應用處理器。

「我們需要周延的低功耗解決方案來因應重要的投產，協助分析和管理整個流程的電源，並同時加速設計時程。」虹晶科技研發副總經理康周德表示：「Cadence益華電腦低功耗解決方案，讓我們的設計團隊在設計流程的初期就能夠預測和更正問題，進而實現更快速的上市時程。這種成功的設計經驗促使我們加入了Power Forward Initiative (PFI)，讓我們能夠與其他業界領袖密切合作，為客戶提供高品質的低功耗解決方案。」

虹晶科技運用整套Cadence益華電腦低功耗解決方案，包括Incisive® Enterprise Simulator、Incisive® Enterprise Manager、Universal Verification Components (UVC)、Incisive® Plan–to-Closure Methodology (IPCM)、Encounter® Conformal Low Power與SoC Encounter GXL。這個整合前後段低功耗驗證設計工具與方法，幫助虹晶科技降低風險並加速設計時程。

整合Open Verification Methodology (OVM)的IPCM，運用自動化的plan- and metric-driven方法，察覺系統層級開發情況，精準地預測驗證結果。SOC Encounter GXL更進一步擴展這項優勢到實體設計實現階段，提供完整的平台實現低功耗設計，而且同步解決65奈米的製程變異問題。運用業界標準CPF來描述設計人員的功耗設計的意圖，可避免耗費人力以及流程各階段中可能發生的人為疏失。因此，虹晶科技能夠輕鬆享受Cadence益華電腦低功耗解決方案高效率與整合度所帶來的絕佳價值。
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/ B# C5 [+ W# p0 j$ M. r  G- y「我們樂見虹晶科技採用以CPF為基礎的低功耗解決方案，除了融入其設計流程以外，更加入了PFI。」Cadence益華電腦台灣分公司總經理張郁禮表示：「我們期盼與虹晶科技進行更多未來的合作計劃，透過更佳的設計時程預測與團隊設計產能，幫助虹晶科技實現其積極計畫目標。」

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Cadence益華電腦發表SIPP-SIMPLI (SIPP MEMS PLatform Integrator)設計平台  
% i4 l$ O4 f  Q2 d# O( B# w. h與交大矽導研發中心跨國合作共同參與前瞻SoC產品設計服務技術研發計畫
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隨著消費性電子產品功能多樣化趨勢發展，採用MEMS製造技術元件已成為市場最受矚目的焦點。由於MEMS技術具微小化、高整合度及低成本特色，因此許多應用市場紛紛採用MEMS元件技術，大幅帶動MEMS應用市場成長。面對消費性電子產品的新趨勢，台灣亦在MEMS應用市場積極展開佈局，其中CMOS製程為其主流製程技術之一，與製作MEMS感測器元件相容性高，以CMOS製程大量生產的特性，結合MEMS技術製作感測器元件，創造一大競爭優勢。

' C$ x1 F& V$ x" h新時代是整合的時代，透過跨領域整合，在基礎上建築創意並建立深度。為協助台灣IC設計業者開發高價值創意設計，Cadence益華電腦積極參與SIPP–SIMPLI計畫，與委託執行單位交通大學矽導研發中心共同合作。此計畫邀請全球首先從事MEMS開發之國際知名學者、現任清華大學奈微所范龍生所長主持: 8" Mixed Signal/MEMS CMOS計畫，建立全世界第一個Mixed Signal MEMS IP Wrapping/ IP reuse/Co-Design平台與流程，並特以“SIPP-SIMPLI: SIPP MEMS PLatform Integrator”命名，鼓勵有興趣投入廠商階段性試用。
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  @9 g8 u$ x: E2 s1 w5 y計畫團隊採用Cadence益華電腦最新Virtuoso 客製化IC設計平台與設計環境(Virtuoso IC 6.1.3) 完成 “SIPP-SIMPLI Platform Integrator”，讓電子機械(Electrical-Mechanical)以相同的語言進行跨領域的對話，並將2D的IC佈局(layout)轉換成MEMS設計需要的3D圖示。未來， Cadence益華電腦VCAD團隊將持續開發，提供 "Mixed Signal/MEMS CMOS功能驗證套件"，以及整個前段到後段設計流程(包含資料庫與文件等)，與SIPP研發團隊共同合作，加速業界在Mixed Signal/MEMS CMOS產品設計上的開發與創新。

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7 O5 J+ ?5 m) F. u0 y+ g6 MSIPP-SIMPLI之開發將促成『感』測元件及核『心』處理器進而整合為『感心產品』創新開發，為電子系統注入對外界聲光熱力電之感應，並由核心處理器對感應訊號作智慧處理，激發新設計。此計畫利用系統晶片的習用設計環境，注入MEMS設計元素，讓台灣數百家設計公司以他們熟悉的環境切入感測元件設計，推動跨領域創造優質生活的創新產品開花結果。

) u0 `: W2 p' k2 B  b$ Q台灣半導體產業具有上下游最完整的產業供應鏈，而在政府的支持下，Mixed Signal/MEMS CMOS設計製造平台的計畫可以鼓勵台灣IC設計產業升級，朝跨具感測感知新功能之未來SoC產品開發，搶得國際市場先機。” Cadence益華電腦亞太區總裁居龍表示，Cadence益華電腦很榮幸能為台灣的MEMS產業的發展貢獻一己之力，也期待這樣的合作案能促成更多劃世代跨領域的產品開發。

即將於12月11日假新竹科學園區矽導研發中心的2009 SIPP創新推動成果發表會，內容包含三大主題，除了發表矽導竹科研發中心創新知識經濟推動成果之外，也將特別介紹Cadence益華電腦SIPP-SIMPLI: SIPP MEMS PLatform Integrator自動化設計流程，並推動感心產品聯盟。屆時，蕭副總統萬長先生與科學工業園區管理局顏宗明局長將親臨致詞，感謝SIPP 團隊一年來為半導體異質整合策略方法的努力，並呼籲鼓吹台灣數百家電子資訊設計公司以熟悉的電資環境切入機械領域感測元件設計，讓半導體製造業以熟悉的環境導入製造資料，讓跨領域創造創新產品的開花結果。當天下午的CMOSMEMS SoC Design Flow技術研討會，也將深入介紹SIPP–CMOSMEMS SoC Design Flow技術。將Cadence益華電腦與SIPP團隊進行跨校、跨國際、跨領域『感心產品』示範研發合作的經驗 (交大、清大、國科會CIC、工研院)，作為對於廠商未來開發之示範啟發。
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關於Cadence VCAD團隊
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Cadence VCAD (Virtual Integrated CAD, 虛擬整合CAD) 所提供的設計流程服務，以融入客戶設計團隊，協助客戶有效使用Cadence軟體工具達成設計指標為服務宗旨。 VCAD成員遍佈全球，服務全球超過100個客戶，透過VCAD的同步設計建設網，不同地區的設計團隊成員能夠安全有效地同時進行設計。

# [( s5 l. N4 e( @% d- u. j典型的VCAD合作模式是對客戶成功的長期承諾，透過規劃、執行、技術轉移及持續改善四個服務階段， 確保客戶獲致預期的產品設計指標，更積蓄內部團隊的設計能量。下圖簡述各個服務階段的VCAD服務內容：
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% [7 K1 A* {9 t( n( ?/ F關於SIPP
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『SoC創新結盟機制研發計畫』推動願景為提昇我國半導體製造產業之附加價值並完成以我國半導體產業資源為主之矽產業整體價值鏈建置。為達成推動願景，其執行目標為朝前瞻SoC設計服務結合，完成植入本國製造及矽智財資料庫之台灣SoC創新設計服務平台，提供全球客戶使用；推廣台灣SoC創新設計服務平台，使全球SoC前瞻矽智財皆以台灣設計平台設計完成；並確保以台灣SoC創新設計服務平台完成之SoC前瞻矽智財皆於本國晶圓代工公司試製驗證；鼓勵以台灣創新設計服務平台設計完成之SoC 前瞻矽智財從事SoC創新產品設計，運用本國晶圓代工公司順利量產，將半導體售予全世界終端系統產品公司組裝成客戶所需產品行銷全球；藉由新商業模式的建立創造價值，提高台灣競爭力，提高國家GDP，開發創新結盟機制，結合Service Platform、IP Mall與台灣繼有的半導體產業鏈，完成SoC整體設計服務鏈。