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標題: 請問如何將寄生電容~寄生電阻降到最小 [打印本頁]
作者: iverson218    時間: 2007-9-29 12:20 PM
標題: 請問如何將寄生電容~寄生電阻降到最小
如何將寄生電容~寄生電阻降到最小~
: {2 D# U. x. a1 Q* P6 p& p請問最小面積是指整個layout的面積嗎??
- g3 E) t* n% N8 t還是線跟線之間的距離??6 j5 Q9 p+ v* P2 c8 c3 s2 X3 V
還是兩者都有??
; d( u0 F+ U( w* J想成為layout佈局工程師的小弟
作者: yhchang    時間: 2008-2-4 01:29 PM
標題: 回復 1# 的帖子
因為 一個電路裡面 的MOS SIZE早就已經被設計者決定了
7 u. [( d2 x$ v  ?所以 MOS本身對地的電容 一開始就產生了9 ?* N6 z  D. v5 W7 _$ U& d
LAYOUT唯一能降低的 應該就是  電路中各個MOS的總連線長度要越短越好
; W( k! m( w  q7 O6 z( k) Z總連結的次數要越少越好  這樣子寄生RC就會降下來
作者: redteaboy    時間: 2008-2-4 06:16 PM
電阻的話 多打mos S 端 和 D端   contact(要往下打)   就可減少寄生電阻        |---------|
( c1 f) ]& K% U" a                                                               -------------|         |--------------|
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