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標題:
請問CMOS電路以DVL邏輯電路組成的XOR為何
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作者:
君婷
時間:
2007-9-16 11:28 PM
標題:
請問CMOS電路以DVL邏輯電路組成的XOR為何
小妹專題想要設計一個邏輯閘極少的全加器電路，而書上看到利用DVL組成的NAND閘只有3棵 且輸出訊號皆是強的邏輯0或1的訊號。
& O9 n; Q& c6 Z8 a3 d8 V
同時書上有說可利用該方法組XOR只要6棵就行耶!
9 ]" a6 u+ d- V5 k& J; |/ Q
如此的話 ，我只要將半加器以XOR與NAND組成，而全加器 進位輸出的部份改用NAND閘 ;
9 M3 a. t6 H6 t0 l( }
這樣總共只用到21棵MOS耶，比傳統全加器幾乎少一半的電晶體數 呢= =
v( y1 S/ P2 L( `- Q/ E x
但小妹還是看不懂怎利用DVL 用6棵MOS來組成XOR，所以有大大本身已知道電路圖 或那裡有該網站 能告知小妹嗎^^
" ~, q3 Q8 r/ O/ i( M2 ]( j
如果有 大大們提供的經驗上的協助 ，小妹更是感激不盡 嚕 謝謝^^
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