標題: 【求助】大家帮我看看我的LAYOUT的错误出在哪儿了，好么？ [打印本頁] 作者: sohappy 時間: 2007-9-6 10:25 PM 標題: 【求助】大家帮我看看我的LAYOUT的错误出在哪儿了，好么？ 我的毕业论文是在Cadence上做一个LNA，本来图做好了，仿真也完成了，这个礼拜就 " Y8 z6 D* h D* y# f" t0 W& w要交实习报告了，老师昨天才通知我，要我再做个LAYOUT，然后把仿真结果对比一& |1 |' o+ v' h0 A( r: |$ N
下，可是我之前一点儿都没学过 LAYOUT，做出来的东西错误一大堆，我也看不懂，已经没有太多 ) r8 s' T0 K+ W/ ]5 j6 p的时间去翻资料了，还请各位哥哥姐姐帮帮我啊！！！2 K0 C: B. t1 {" k
错误如下：$ J% j% O' k" p, ]
& r0 j0 x! Z+ D0 e
+ ]* |0 d8 ~2 [% O0 ~" a: s# errors Violated Rules- U- @& P; s3 a# v2 z
2 ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20, u/ i6 {, E/ l7 C' Y& T
1 Figure Causing Multiple Stamped Connections 1 m5 e7 L7 c' ]. W) I1 Figure Having Multiple Stamped Connections5 i: F4 e4 F! Q. k. u0 x! A* x
4 Label/Pin is on a net with a different name1 V% f6 c L- ~+ _3 z9 I. \
1 M1R1 Minimum density of MET1 area [%] =309 ~. s+ r) [ r; @
1 M2R1 Minimum density of MET2 area [%] =30 8 }! r5 T! Z& D% C' q$ S: k1 M3R1 Minimum density of MET3 area [%] =30 8 f9 _+ J- [4 i1 M4R1 Minimum density of MET4 area [%] =302 j3 M- ^3 E$ K1 l2 x1 n. l. y, b
1 POC1 Minimum POLY1 to DIFF spacing = 0.2( p% {2 S, r) u2 i% _+ d' s# I$ V H7 G
13 Total errors found作者: m851055 時間: 2007-9-7 12:09 AM
1 M1R1 Minimum density of MET1 area [%] =304 U. v3 [: Z! X Y1 h4 H. L* N
-->MET1佔總面積須超過30%1 h+ W g7 v1 i( q3 V
, v- M2 ?0 c/ c" @) c& h, B
1 M2R1 Minimum density of MET2 area [%] =30 9 k) G0 D$ w1 ^" J7 {: {& n) q9 ~! y) H5 u8 V
-->MET2佔總面積須超過30% O2 @+ A; f6 H: G5 y% _3 Y; t. a+ j% Q1 [/ ?2 O: ]# ^
1 M3R1 Minimum density of MET3 area [%] =300 _+ P6 W2 u6 d" W
, N. u% q6 c8 `$ W+ r-->MET3佔總面積須超過30%, U% Z w$ z5 w# `+ X
( p$ a4 p/ n" M- r1 `! \9 f
1 M4R1 Minimum density of MET4 area [%] =30 2 M4 M6 p& Z; K1 T2 l J/ A * Z) h2 ]4 [3 @: M+ X6 B-->MET4佔總面積須超過30% $ H) J! f: `+ ]4 A0 q% p' M. E3 S % q0 G' b7 G* d$ `# F, I! P$ a1 POC1 Minimum POLY1 to DIFF spacing = 0.2, O- b, @3 J1 k, ~$ J" x
7 q% j j3 s/ L2 I; o+ R: {4 e$ J
--->Poly to Active的spacing須大於0.2um作者: Oo海闊天空oO 時間: 2007-9-7 08:20 AM
--------------------------------------------------------------------------------------------------------+ C' n0 d; A' H8 K) i( O- o% q
1 M1R1 Minimum density of MET1 area [%] =30. P$ o M0 Q- z. T4 S; [! T: F) x/ W. J
1 M2R1 Minimum density of MET2 area [%] =30 & s% d8 J" O: E+ ?. n/ q6 M; b1 M3R1 Minimum density of MET3 area [%] =30 9 ^; `6 x X5 E/ U* }6 q4 v1 M4R1 Minimum density of MET4 area [%] =30 6 V# o& }+ v2 B- K/ s. o& w1 POC1 Minimum POLY1 to DIFF spacing = 0.2+ u7 ~8 i: m0 E1 o- ^
-------------------------------------------------------------------------------------------------------: J0 b3 X3 _% W$ U
這些只是密度的問題...7 e; g6 p) a2 I9 \
製程廠通常會要求...整個Chip中..metal1~4還有Poly的面積必須達到某個標準.. " Q9 `* {5 c* Q; k* Q5 ]但若您沒有要下線tap-out的話..這些應該是不需要考慮..., y. [' n, o$ v" P' \
但如果你要避免的話... 3 g' ^, |2 g& s3 n9 ~可以自行自做一個dummycell.. ) u# t* D) M2 Y# x; U' b這一個dummycell是由metal1~4還有Poly組成...每個大小都是2um*5um6 F R/ H3 }4 O# J& h6 Z# D6 H
就是將五塊相同大小的metal1~4還有Poly疊在一起..組成一個cell... * y5 a: b, ~* |" l+ q& X利用這個cell...將使用密度捕齊即可.../ i( b9 D/ H: s- T5 }+ i1 d" S
9 G$ Q5 Z8 H" D+ [% `! Z6 C" X5 y. F 4 b/ S2 t3 [7 O W4 X5 f2 ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 207 i r3 P- e" C) f3 S* J3 P
-->這一個問題..我想是MOS的Body距離MOS太遠...造成的錯誤.. - F) w& m L6 b: \$ S5 ^ 在發生錯誤的地方...多補一點Body應該就可以了... 0 [( o4 p5 U6 s- b" ]- W3 Q# `' I: J% V# i+ ]% }
---------------------------------------------------------------------------# [( G! o3 P+ n( a( { N
1 Figure Causing Multiple Stamped Connections( v6 Y' d* R, l
1 Figure Having Multiple Stamped Connections. p+ [4 o( z. c( P1 K2 G; Q/ w9 l
4 Label/Pin is on a net with a different name : d6 ]: W% o" L) i--------------------------------------------------------------------------- 7 x/ P0 Y& |3 v7 Q8 m+ Y1 T |& @5 L這些應該都是相同的問題.... # V, Z9 D$ W' h7 a6 |5 {/ A S" N應該是你當初layout的時候...PIN腳沒有用好..." N, y. W: B( s9 \% U
造成重複命名...& |* z, Y/ d1 S( @8 z; j
建議先檢查你的電路圖後...在比對你layout內的PIN腳.. + p% \" u% ?- ]1 s# i5 F% c$ ~, @3 ]是否有重複命名..作者: wlyi0928 時間: 2007-9-8 12:08 AM
這裡應該是您把DRC和LVS的error放一起講了, 5 V8 N& x+ r1 o! s" h, r我把兩種error分開來解釋好了.- n! u2 h9 G9 r" z7 k& H S
以下先講DRC的error. # m) c6 c$ L. b: ? 0 S1 F+ K* {& J) B8 m+ @2 C7 B====================DRC Error===================== % }2 |; G. E9 F, ]1 O+ h+ Q2 ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 209 L# s/ D) e; f6 x4 G
& }2 k8 w' J8 a1 O9 ~* U9 }若是在我們這裡經常使用CIC提供的TSMC 0.35um製程的話, 2 L. l: z9 }: N, c- Z此類錯誤在DRC驗證時就會出現了,: Z' W& v5 D( g6 I9 \# f$ x
不過這要看rule是怎麼寫的, 它其實並沒有一定得在做何種驗證時出現的必然性, 9 s/ r9 ]5 o' d# q; \- P! @8 l1 j只是我自己把它歸在DRC Error而已. 4 |; m" A' e# p+ m/ M上面這一條, 根據我長久以來的觀察結果...通常都是佈局者忘記打substrate contact了.6 h7 } I i& M1 l; `3 z) J0 f n. {
如果DRC hightlight跑出來亮的是一大片的話, 那就是您忘記打substrate contact了. + A, n8 s9 }5 ~3 [8 \$ R但也有可能像海闊天空大大說的...您或許有nmos或n-type device的substrate contact離device本身大於20um所致. $ k+ e6 v1 E3 N& _' x/ k# v5 v* d6 h: s9 S+ Q/ [
1 M1R1 Minimum density of MET1 area [%] =30 " K1 Y. W0 ]) w, U: h- @7 Z# M1 M2R1 Minimum density of MET2 area [%] =30 % b/ S: m" ?, x9 T2 E( ^% b1 M3R1 Minimum density of MET3 area [%] =300 R! }+ M! o, [( { h0 v
1 M4R1 Minimum density of MET4 area [%] =30 ( c) y$ T0 c+ r$ M9 W, p- F7 g" Q- J$ r* G/ a' F* ^: ?
以上四條, 同樣如海闊天空大大所說, 為metal density的問題. " f- T& _0 l: f為確保製程良率, foundry通常會制定這樣的rule," X3 ~- w: l& W/ N& y
不過到底是不是您要自己把metal density補到夠, 或是它們是可以忽略的"假錯",( w. t: u4 B# f
以及要用來補metal density的dummy cell的size及其所需間隔的space,3 ]; H$ K# ^" A1 m8 {: k
則需視您所使用的製程(哪家foundry? 多少的製程?)來決定, Design Rule裡面通常會有的, / E& ~; g2 j$ P應該在蠻後面的地方, 您可以翻Design Rule看看. " H, ]. l& p& P% u - j; t: f. m8 x( s) ?1 POC1 Minimum POLY1 to DIFF spacing = 0.26 M% C# O. X7 ]1 f4 f {
5 r$ _) W% H9 w+ r# t# d" Y- J
上面這條呢, 是講說您的POLY1與DIFF的space小於0.2了,- F/ O% H! e/ m. v4 W; `) p/ w
用RVE 把發生錯誤的地方highlight起來, 您應該就能看到錯誤發生在哪裡了.0 E' X) ~# F& N4 o* O |
個人猜想, 以及根據經驗的猜測呢... % }5 S7 Y0 [3 I( A) B9 ?# k很有可能是endcap轉彎要打poly contact的地方與DIFF的space小於0.2的關係,) Q' N8 o, O- w+ D
或者是用POLY1繞的線與其旁邊的DIFF的space小於0.2...諸如此類的關係,' Q) x+ n! e, U# q1 U
而此點與上述的metal density無關, 是一定要修改的DRC Error.# F9 ^% m: g. }5 R1 K( I8 m
& @& W; Y( ]% g2 Z! p& x& k
====================LVS Error=====================6 T/ N: F$ T2 l1 e* h% D
再來是LVS的Error:# n9 Y8 W# B. Q3 y3 G( |
4 x. c( e! U n
4 Label/Pin is on a net with a different name ' L0 ~+ W! V6 I: I* \1 V5 M; z, J % }0 u( N0 a, P/ g$ O這一條的話呢, 看來您是在同一條metal線上, 打了兩個不同名字的pin了. % A; f* P. e, j4 B- I廣義的來說, 一條metal線(或應該說是一個節點), L4 L* q" `; p5 T0 ?+ M$ c
絕對只能有一個名字, 也就是它就應該只能打一個pin, 7 I! v/ E( E" i+ i* J
我想可能也不見得要檢查電路圖...雖然說是我的話我可能也還是會看一下電路圖啦... + w0 A- m; j( e/ V4 e- m或許請您到佈局裡面看看那些metal線上是否發生了一條metal上面有不只一個pin這樣的問題,+ u0 M6 q' a8 I; z4 h/ [- Q
那麼這一條error應該就能夠解決了.. C* D) L; S; M& J7 w- y x
$ `9 ]* |) W1 c
1 Figure Causing Multiple Stamped Connections % W: N# Q: @, K2 z! M1 Figure Having Multiple Stamped Connections 2 k- K. W8 C- F( J$ d" U- I1 S) U. z
這兩條的話呢, 如果沒有意外的話,( D7 j6 _4 R0 g' E6 _
其實也如海闊天空大大所說, 其實跟上面那一條是基本上一樣的..., j4 L' B6 L3 k Q7 a
所以若是您解決了上面LVS的第一條Label/Pin的問題之後, 1 i2 R M j/ v0 }. \/ q照理說這兩條就不應該再出現了, j% N) Z' i8 Z! ~% o9 K+ U4 H6 q, m
若有再出現的話, 就要看它們是否還有再搭配其它的error存在了. , p1 f! d! R" g9 T: e; ?( S/ s' W3 s4 i$ _0 W3 X) Y ]' y5 v+ Y
最後補充一點點東西...$ o- N# e2 L [
看您發問時候的問題排版, ERC那條排在最上面,, t _! V) j: T; m7 Y
所以我猜有這幾種情況: : j5 d' @: L' T; l @1. 或許您的ERC驗證是另外做的, 不像我們跑的LVS驗證裡就有含ERC rule了. 5 K3 v. a; ~9 n2. 又或許您的ERC含在LVS驗證裡, 兩種一起做的, 所以它會和LVS Error排在一起.3 G6 |$ R( K' Q6 x9 Y
3. 還是我想太多, 只是您把各種Error混著排罷了, 它們的位置本身是沒關係的呢? 呵呵... - G5 G2 U( q. u3 [* F8 B6 _1 t$ \
一點點經驗, 希望有幫上您的忙!!