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標題: 請教hspice暫態分析的問題 [打印本頁]
作者: 君婷    時間: 2007-9-2 09:53 PM
標題: 請教hspice暫態分析的問題
以下是暫態分析的一段指令：9 j3 L; n, B" |; u
.tran 10n 100n. U2 }$ u3 |: X; C4 X
& h# Q7 G; Z) @4 R% a3 u+ z1 [
書上是寫求某段時域中電路的響應。
; t2 P' e/ V$ @+ F: Q5 `: @而此段指令解釋為 從0到100ns進行暫態分析 ，並且每10ns 記錄一次。
. P) u+ H. v2 O- s- v小妹想請教一下 關於每多少ns記錄一次，這個到底是什麼意思? 還有記錄的時間設大 與設小  在輸出波形 圖中有何差異阿?! }7 \5 c, c0 g% I- u# [
2 z0 b6 W; d- A0 r* ?
假設我的hspice檔內容如下：
' o  u" n+ \+ t$ j- vvin  a gnd! pwl(0n 0v,5n 0v,5.2n 5v,5.7n 5v,5.9n 0v)% _( F5 c, w( M6 i. \% `. w" M* X
.tran 0.1n 10n0 T+ o) r1 R) N& W1 ?
.option post9 j- H2 ?7 H- m8 P/ y& @( w
.end' I+ ^- }- @  L
----------------------------------------------------! O  c9 G# v5 `  G
我的輸入電壓vin 它的rise及fall時間皆設0.2ns的延遲時間，然後我暫態分析設每0.1ns記錄一次。
+ k( l5 V0 S! ?7 B& N我想問，我每多少秒記錄一次的時間 若比輸入訊號的rise及fall延遲時間還長的話，是不是就無法作暫態分析?或是看輸出波形時，. x8 |3 z  X# e% ~( B* m9 E
輸入訊號的rise及fall延遲時間 在輸出波形中不會有延遲?
, }+ a0 q& ^6 C% I/ N1 G-----------------------1 _# J8 e3 o' \( M& @5 |
小妹個人的看法是理想上，輸出訊號波形應該與輸入訊號波形相同並且沒有任何時間點發生delay。
; y8 |2 I; n1 T5 z: v) U除非輸入訊號本身有delay ，輸出波形 理應與輸入波形一樣 並且也有delay。
9 f* e4 A. d: y% j0 t即然如此...  那我hspice檔中設輸入訊號rise及fall延遲時間為0.2ns 則輸出波形中rise及fall延遲時間也應為0.2ns 。+ K5 n: Q  v. b% l( g! T9 J9 @
所以為了正確的分析輸出波形，我暫態分析指令中 應該以<0.2ns 的時間 每次記錄一次，這樣輸出波形才有0.2ns的延遲時間!
: e2 T# l7 L% p5 b* j( n2 M5 @+ j而如果設>0.2ns 記錄一次 ，則輸出波形中 將不會有這0.2ns的延遲時間 出現吧?
# b3 t% g& [" @+ s& {0 J/ w5 M2 y-----------------------3 w1 F# t( i% I1 R) ^
請問小妹 對於暫態分析指令中 ，對於每多少ns記錄一次的 觀念及用法是否正確? 輸入訊號有延遲 ，則暫態分析 每次記錄的時間需小於這延遲的時間 才測的到?     麻煩先進們 糾正 和指教 謝謝唷^^
作者: m851055    時間: 2007-9-2 10:37 PM
觀念正確$ y  h2 g9 n1 _8 n7 F1 f2 o- i
一般紀錄次數越多越好，當然速度會變慢，就看各人需求了，在業界模擬大都在us等級，很少用到ns等級，因為device的反應速度問題....以後你就知道了。
作者: 君婷    時間: 2007-9-2 11:00 PM
謝謝大大的回答^^- C+ n( N7 O% O2 M& L: `1 Y3 A
至於記錄次數越多 速度會越慢是不是指跑hspice時會跑較久而已? 還有最後一個問題是如果輸入訊號波形皆沒延遲，則暫態分析 記錄次數多寡 就與輸入訊號無關吧 是嗎^^9 \& k( t+ O1 F
請大大提供意見 謝謝
作者: m851055    時間: 2007-9-3 08:11 PM
至於記錄次數越多 速度會越慢是不是指跑hspice時會跑較久而已?7 p* s3 h# ?9 T5 p" K" m
0 c0 a: A' d( c# K9 A0 k4 N
-->yes
作者: Oo海闊天空oO    時間: 2007-9-3 10:13 PM
.tran 0.1n 10n
! \1 @6 Z; k9 U8 V6 ?下這行指令時...
7 e- m5 Q! N) [" N6 l代表暫態分析會從0s~10ns進行掃描...4 d0 O) V# ~0 S+ b! p
並且從0s到10ns中..每經過0.1ns紀錄一次...
* \: y& e9 ~. L) |) S9 n& `7 i, p所以傯共會紀錄101點..
0 @5 e" G3 _! n1 o最後下.option post的指令..
! q! d9 E* \/ N是把紀錄的點作連線的動作...
/ X! X' |5 q3 x! y; v% N因此才可以在awave中看到曲線..; x. l( L" ]# \, a, y8 x8 E

% @- S! `; @" u1 q. a! V& x, m(通常用PC版的HSPICE..程式會自動幫你載入這一個指令.., ^* ~% I$ U, y9 |& I, j' V( L% x
  若用工作站..一定要記得下這行指令....)' v; A* g, g3 |% b
. ]5 k6 h+ g% Y, Y( r/ B* q
另外關於第二個問題.... e4 x1 p+ H4 p3 b/ `1 h( s
如果輸入點沒有延遲..紀錄點是否可以隨便設??: q+ p- f3 @, g( ]
以一個Inverter為例子....
1 y2 G0 s6 [2 U輸入訊號給訂一個方波...
6 a! x$ M% l2 v: |9 M- m上升和下降都沒有延遲...
8 O: A/ l& p  n$ G" I但是Inverter本身就是一個RC...
8 k4 U9 d7 N. K# \# O$ V/ Z所以會在輸出部份產生延遲...
' y5 ?+ p2 x# i* @這時候..取點就很重要了...
! a7 M; Z9 Z6 c) z& O! d6 u如果取的點數太少...許多細微的變化可能看不出來..+ U% H0 p. X9 L9 D5 t! {7 _
我想速度方面應該還好...
% d( A9 B& I0 U2 W% d很多老師都會說..HSPICE跑個一個星期都算很正常...
' [4 g; b0 r5 F+ J/ j7 m因此..我想.取千分之ㄧ點以上應該也還是可以接受的範圍
作者: 君婷    時間: 2007-9-5 10:26 PM
小妹還想另外請教：『何時才需要測量輸出delay 時間』
+ a9 |% _( M, J9 Q: g6 L4 Q小妹在post-sim中利用pwl指令輸入一脈波到反相器，其中脈波的rise、fall 時間故意設0.5ns 給輸入訊號有所延遲。然後量測輸入電壓在1/2 vdd時 直到輸出電壓到1/2 vdd時的這段延遲時間，其結果 fall的延遲時間為：3.0579E-11   rise為：6.6442E-11: K- b, J/ m8 |7 H! `6 w: z
從輸出的rsie、fall的延遲時間比 輸入訊號延遲時間0.5ns還小 ，這樣算是理想我們正想要的吧?5 b/ q6 h5 j+ D9 l; w
如果量測的輸出延遲時間還比輸入訊號還長，就可能是跑post-sim前 畫layout佈局時 畫的不是很好而造成延遲時間很長吧?
* q+ v6 K% B8 m
& O% C" V# r  V3 Z# ?0 {7 g還有我們什麼情況下才會想要跑spice來測輸出是否delay ?
7 e9 X4 }; d' k3 d8 g! {% l/ A% R% c7 X* T0 h( O/ [
麻煩先進們 指教和糾正  謝謝喔
作者: m851055    時間: 2007-9-5 10:55 PM
標題: 回復 #6 君婷 的帖子
1、當你的操作信號pulse width很小的時候，就要考量。6 j" A6 F( ?" |. z( R2 Y
2、電路中對delay較要求時，如clk signal。
  ?* O4 A& ]4 {3 G1 Q3、其他的留給別人補充。
作者: finster    時間: 2007-9-5 11:55 PM
對類比電路設計者而言,要量測delay通常都會在clock信號,或者一般正常的傳送信號均需要去量測其delay6 r! F- o  r8 \: j" T, }
而要看其pos-sim的delay時間,最主要的原因乃在要看layout的寄生效應對電路的影響有多大
3 K0 s' h! p; Y6 N, n再者,我們要看其buffer的fan-out能力被降低了多少
9 ~+ t& ^' ]# k而對一個類比電路設計者而言,我們在看pos-sim的結果時,並不是單單看在某一個電壓,某一個溫度下的delay時間,而是要有製程的五種變化搭配電源電壓10%變化及溫度的高低變化的各種組合,然後各種情況均要在規格之內才可,不然就要改元件的W,L值0 {1 J, j8 o5 H4 j7 ?5 R
另外,一般我們在設輸入信號時,rise time和fall time大概都是0.5ns和0.5ns,當然也可以更長或者更短,而這個條件是要看整個系統的情況來決定+ g3 U3 B2 C5 U$ ?8 T9 s! J
而至於你量測delay的條件並沒有問題,也就是輸出信號的正端的1/2 VDD到輸入信號的正端的1/2 VDD為一個delay time,通常,這個delay時間若大於輸入信號半個週期的話,就會相當危險,需要加大其W,縮小其L
作者: 君婷    時間: 2007-9-6 08:11 AM
副版
5 ^( d, [$ z. b5 ]/ p$ t# }您的意思是指pri-sim時通常就會量測每個clock輸出delay時間，然後跑pex莘取寄生電路後再從post-sim看實際寄生效應輸出是否影響很大?  `& [5 M+ s: }: s0 J7 q$ L- h
像您說通常輸入信號大約設0.5ns左右 ，但測出的delay時間最大允許的誤差可以大到超過0.5ns且小於輸入信號半個週期 那麼大的範圍嗎
& `0 v4 G" s3 V7 g$ d. Z因為我覺得如果delay時間允許誤差的上限越大 可能輸出波形會越明顯的失真吧^^ $ m( ]4 B1 d8 p% e
還有請問類比電路的輸入訊號通常用多少伏測式?一方面我不知電壓源上限可設多大，所以我都vdd設5v 而輸入信號也5v
+ Z! `! [! a# W
! W( y8 S. \8 V; c0 l9 j同時也謝謝m851055   的說明 ^^
5 a8 ^+ E4 L+ f1 {1 c
' A1 W: S/ v3 U[ 本帖最後由 君婷 於 2007-9-6 08:18 AM 編輯 ]
作者: yoyo20701    時間: 2007-10-15 03:54 AM
嗯~~講的真好~~本來不知道的問題~現在都知道囉~多謝大大無私
作者: finster    時間: 2007-10-16 11:23 PM
不好意思,因為前陣子工作在忙,故而較少上來論壇,所以也沒留意到妳的問題7 R/ E9 d+ c+ E7 Q( S$ y  Q$ Y, n

" E& C* g, ]. N% U6 y) u0 Q8 l. Y通常,我們在作的delay並不會拖到大於輸入信號半個週期,因為那表示這個delay是非常危險的情況和設計,但,有一種情況會比較特殊些5 V& }5 {7 O) I$ \
那就是應用在高速電路中,如high speed serial link電路,假設有2Ghz的clock,那它的一個週期則為0.5ns,試想一下,一個週期就只有0.5ns,那一個反相器的delay time要小到多少才不會影響到信號的傳輸,所以,這是高速電路應用中所遇到的困難
- }* b# z/ N# e! _一般在應用中,我們的clock並不會非常地高(大於1GHz),所以也就沒有這個問題,但如果是手機或者微波電路,那這個問題就會很麻煩
# o, I1 d  k  J
5 @+ e# a5 [6 e' H" _- E8 V3 {另外,delay time的應用上,通常是用在digital circuit中,因為clock tree的緣故,所以時常需要用到delay cell來讓chip內部的clock timing能夠符合到spec.,所以,只要能夠達到delay,後面再加一級較強的buffer即可& p5 ]/ ^  x( [0 E
8 w$ X- A: m* z) ^. I5 E
最後,電壓源的上限是要看製程而定! U+ h3 P  V3 Z& o, a& t* V
如0.35um,其電壓源的上限就是3.3V,若是0.25um,因為內部有兩組電壓,所以就有2.5V和3.3V
3 u- y. ~$ P5 F& V# r$ d, E所以,不同的製程就有不同的電壓源上限
3 a$ q. o% L* z+ }. Z3 R& k/ g1 ?+ Z2 N/ |+ h6 n7 [5 u+ k
0 X* H; k/ B0 O2 E! R
+ }" \4 U% H8 e* v% A5 q. Q
原帖由 君婷 於 2007-9-6 08:11 AM 發表 5 S' [( Q! `% W, m0 b1 {5 g* P
副版, e) ^) C9 D' o6 f6 Q; d
您的意思是指pri-sim時通常就會量測每個clock輸出delay時間，然後跑pex莘取寄生電路後再從post-sim看實際寄生效應輸出是否影響很大?
- k% H6 H# s: M% v像您說通常輸入信號大約設0.5ns左右 ，但測出的delay時間最大允許的誤差可 ...
作者: ming0906    時間: 2007-12-23 09:01 PM
Hi~各位大大
" O6 N2 P  Y4 t1 }: A7 H我是HSPICE新手~最近老師要我們寫一個4-bit DAC，不知如何著手，網路上是否有可參考的範本資料~
5 _! p8 K7 H2 J) }# [' s謝謝各位大大



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