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標題: 請問那裡有op amp的layout圖及反相器各材質間關係的介紹 [打印本頁]
作者: 君婷    時間: 2007-8-20 03:47 PM
標題: 請問那裡有op amp的layout圖及反相器各材質間關係的介紹
因為學校教我們第一次畫反相器時，各層材質之間的關係 是由學長帶 並且學長自已本身就講的就是非常的馬馬虎虎不是很清楚。
& @7 @& H1 k. P6 W: b0 A  g( \而畫過反相器後 我們才知道1棵cmos 原來就是要這樣畫都已記憶了畫法，但如果等到工作面試要詳細介紹各層材質間的關係及各材質是8 C. Q* D% |! q+ c, J+ k
什麼? 這點 我就非常擔心了!因為已把結構就像畫圖一樣記起來 一棵n型或p型電晶體固定就是要這樣畫早變成記憶 。
( B* Z1 R  x1 ^2 ?  v- d所以請問那裡有資訊有特別介紹關係嗎?! E% x. t& S7 m3 ?! Z. ?0 I
還有另外那裡有op amp的schematic圖及layout圖3 ~. P0 ^" A" t. h4 O& K
小妹我手邊的書並沒介紹到op為例子的圖 ，但想要問一下 先進們網站上那裡有提供 麻煩一下謝謝^^: c8 s$ T( f9 Q' d# Y" q
(另外含有介紹op amp各層材質間的結構，這樣才好記憶這元件畫法)
- _/ \1 i4 ?- i: o2 w8 M2 z6 Q% O7 ]$ Z8 G
[ 本帖最後由 君婷 於 2007-8-20 03:50 PM 編輯 ]
作者: Oo海闊天空oO    時間: 2007-8-22 03:28 PM
我想~~
. e9 |+ }9 ~$ M, Q) q8 @2 Z每個電路的LAYOUT都沒有所謂的固定畫法
0 l0 q* l1 ]$ |/ X# k. ^& d1 o9 z全憑個人的經驗和熟悉怎樣的畫法~~+ [2 l1 U+ R- n0 [; }; v
因此所謂的反向器畫法~~
6 B0 k  G1 X9 e7 F也並不一定要遵照講義上的畫法) J5 z5 ?* J' U0 G7 Y1 E
只要是面積小..寄生效應可以降到最低..
1 T8 p" ?7 E2 W9 N% y就是好的畫法... u1 C4 y9 C, A2 n! Z
9 J& s$ F" p6 m6 i; D
如果要參考的話...
" d9 b7 J8 s0 E9 V
' ?2 G( T3 Y3 J& ?* b: ^( @下面有一篇矽拓科技的LAYOUT研討會電子檔
$ `: I/ w& q- s1 b可以提供給您參考..8 A8 i' p& V: Z; ]2 s
裡面有比較常用的排法...
. W, q. r3 P/ F7 O( _但是還是要說...) t+ [4 F: H% n6 Z- g/ z' D
那些排法並非固定...2 l" c5 L, Z% [# l% W8 \
但是入門時...必定是照著別人的畫法..
7 q* b5 ^1 o2 ]% {0 h5 f* B熟悉之後...只要了解如何避免或降低寄生效應..
- c0 A+ y$ b) B& w! O, B# H" i& Q相信您可以發展出自己熟悉的畫法
( J# P3 ^8 m7 N* I& {7 ~- O. Q5 K5 D! u6 @! f1 Z# l. l( F, m4 a
[ 本帖最後由 jiming 於 2007-8-23 08:52 AM 編輯 ]
作者: smilodon    時間: 2007-8-22 05:20 PM
As a senior layout engineer, i would like to say something 6 e0 L7 Q  Y1 e1 M! H
3 T* E5 ?, `2 l) |5 P: ^
Basiclly, you can study the standard cell layout of TSMC or other foundries, which are common layout style. Indeed, in analog layout, more expirence are needed, what you need is just a practical project
作者: 君婷    時間: 2007-8-23 12:43 AM
了解如何避免或降低寄生效應 乃是畫各元件主要目的 ，原來如此...
! |3 T# b+ w) g% l所以各公司都有自已要求的畫法是吧^^
7 O) ~/ t* g9 U% [0 m至於樓下那位的建議似乎 我自已也常對人說 好像有說與沒說完全一樣，提供一點點思考方向也沒有! 還是謝謝這位資深佈局工程師的建議   3q
作者: m851055    時間: 2007-8-23 07:21 PM
你應該想問各層間的關係吧
: y& O  o' R2 }, f
, n  L/ c% b2 O( K3 h$ Z+ V% s- kNMOS從P-sub 開始-->Active--> N+ --> Gox --> Poly --> PMD  --> Poly Contact/Active Contact-->Metal1(一般是Al) -->Via-->Metal23 s. `( h4 e; x3 w: y& Y) r

! E/ A. F" ?) \. v) C7 g+ J% ]PMOS從NWell 開始--> Active-->P+ --> Gox --> Poly --> PMD  --> Poly Contact/Active Contact-->Metal1(一般是Al) -->Via-->Metal2& B% v6 T- t0 q* F# g' i8 S

, L! h7 ^! G3 Y" A. d! b
  d. P2 [) z* t2 p' wconnect (Poly,Metal1,PolyContact)
0 [( Q2 h) q, x1 c8 {0 c0 @; T+ Qconnect (N+ Active,Metal1,ActiveContact)
; k$ W& \1 G7 N: |connect (P+ Active,Metal1,ActiveContact)
5 S7 A, K8 `  O' ^( v& Rconnect (Metal2,Metal1,Via1)
0 Z) p* N5 N2 v/ i7 ], d; n
& B8 O( k, y/ W+ q6 c. F只要熟析剖面圖上述就可知道了，不用去背。6 F- ]  Z" n3 ^
另外你是畫layout，不會考材質啦/ V* C) n2 _! z0 ~

/ N3 c/ X/ W: B7 m以上是相關資料供您參考
作者: world776    時間: 2007-8-24 11:26 AM
您好，我最近学习版图也碰到不少问题，想向工作过的人请教。' j) u0 [' a1 \0 z
延着哪个问题7 f! X3 \, a+ g( k
CB  CBD UBM RPO NTN PLMIDE FUSE DNW VTMP VTMN RHI分别是什么层。
- B1 w2 b' }2 m2 `$ o6 T/ v+ U一直没搞明白。希望能不吝赐教。
作者: m851055    時間: 2007-8-24 08:32 PM
CB-->指的是PAD layer，一般作為Bonding PAD的定義範圍，且為倒數2層metal的連接孔。! j* O/ K9 b- m# |
UBM-->一般只的是最上層金屬，或為Au targe。( P# s6 @! Q4 c0 M1 g8 j( n
Fuse-->ㄧ般用poly1 poly2 或metal
/ t8 D3 L# U0 u# R% A: d' j7 W4 ~VTMP-->為PMOS 用的參雜
8 Z, Q4 B3 W4 j7 u, K7 BVTMN-->為NMOS 用的參雜
作者: m851055    時間: 2007-8-24 09:55 PM
想到2個% ?* ^! s: R5 Z+ r. g- L
2 m7 w( i+ x9 p% D
RPO--> 我看過是指Poly電阻一般用Poly29 }* I  W$ n' h* A' E( ?0 a% L
DNW-->指的是deep Nwell(深層的NWell)
作者: world776    時間: 2007-8-25 12:15 AM
太感谢了
作者: smilodon    時間: 2007-8-27 11:02 AM
看来我的回答另大家不满意啊 那我再详细说一下我的想法啦：8 A' F$ w9 }' U

& O/ r3 P9 d& _5 |* ]1 i如果只是简单的学习layout的流程，那么可以找一个实际的工艺，至少要有工艺文件也就是technology file，在这个文件里你可以看到工艺包含的layer；还有如果要画一个可以生产的layout，那么还需要design rules manual；最后需要的就是verification tools and rules了
  f4 |! ?& P/ m% ^0 _2 g4 c+ w
$ e8 G9 i  G6 ?楼主问到的问题可以去：www.edaboard.com
) j* ]3 J4 w# t1 j1 p& L& g0 h. J+ H& U( V, Y  v
那是一个不错的论坛，你可以search到很多有用的资料6 `* W5 d9 [+ D  p

% }, d2 E; Y9 U" A: e* Z3 O
作者: SANSUI0304    時間: 2007-8-28 10:55 PM
謝謝你的資料,但是我的閱讀權限太小不過還是謝謝您了
作者: m851055    時間: 2007-9-1 08:37 PM
標題: 回復 #11 SANSUI0304 的帖子
jianping  ?????5 i$ U+ X# c. q, a" t
4 q5 a+ ?0 {% t8 F& u' I0 e
評分很奇怪，看不出哪裡是Good answer!
作者: yueluofenghen    時間: 2007-9-3 05:35 PM
標題: ganxie
好多自己不知道或者不熟悉的东西，                                 4 n/ x+ t. F8 A; x
谢谢大家了
作者: stu0804    時間: 2007-10-24 01:40 PM
Layout的學問真是深不可測,沒有進入這領域,不知其中奧妙
作者: a090426657    時間: 2008-2-2 12:50 PM
電路都可以利用到最少空間不是那麼簡單耶
作者: yhchang    時間: 2008-2-2 02:43 PM
標題: 回復 11# 的帖子
我也無法了解 11樓的回覆  Why 可以得到8 W/ E' g3 e3 ?5 I, R
這麼多的感謝  與這麼多的RDB ???' j8 M/ y6 G$ N  [8 L
; i. q4 _* R- K$ V( Q
依我來看  3樓的回覆算是很好的建議( @$ Q1 q, D5 L% y
TSMC的 Cell Library其實也是經過 精簡再精簡的畫法
; ^1 J5 O7 o6 H& P+ y- U1 W入門者去參考  自然可以從不會說話的 Cell Library上
) N+ l; O+ v$ y學習到一些有用的技巧
' G8 K3 @6 F5 n# {4 ?
3 U4 A  t3 b8 z- ]) z3 R[ 本帖最後由 yhchang 於 2008-2-2 02:45 PM 編輯 ]
作者: summer_hello    時間: 2008-12-16 11:13 PM
要在什么用户组才可以与大家共享知识呢 * Q; r- @' H% ]- g- y6 I
希望班组能告诉并支持我，十分感谢
作者: maleant    時間: 2009-8-11 01:17 PM
我想對一個layout新手來說
3 a- c* P* ?% H  Z/ W8 w" h" t能有更多的前人心血結晶來參考
6 b1 T; x- Z1 x# c, M應該能更快進入狀況內吧6 }. D. T* r' V+ s
, ~3 F0 L; x5 b- R
感謝樓上幾位大大的不吝分享!
作者: arichpanda    時間: 2009-10-23 09:10 PM
感謝分享好資料，可惜我沒有錢可以買= =
: z+ a3 |! y/ Y$ I1 V& T% o錢花得太快了，又賺的太慢.....
作者: 雷迪斯    時間: 2009-11-14 05:11 PM
好多不知道不熟悉的東西/ ^: E# R0 z1 g
謝謝大家的告知( T4 M2 \& p9 A9 S
又學到了很多
作者: cicixu    時間: 2009-11-28 04:48 PM
參考foundry standard cell 是個很好的思路，受教了，感谢
作者: chriskomh    時間: 2010-5-1 06:43 PM
正在學習當中!% r( o8 N" D/ ~  I$ M8 m
受益良多!!
  b& V' u9 Y7 c) d" C謝謝!!
作者: erer776654    時間: 2011-8-13 05:38 PM
我也是layout新手 一起加油努力
作者: ONLYFLYSKY    時間: 2011-9-9 01:51 AM
感謝大大的分享，在晝bipolr時又更有感覺了。突然發現全部都看得懂在說什麻耶。



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