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標題:
請問一下關於Xilinx logic gate的關係
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作者:
小朱仔
時間:
2007-8-14 09:26 AM
標題:
請問一下關於Xilinx logic gate的關係
想請問一下各位使用FPGA的先進
# [# w6 l) T9 m) y8 O9 l, M( s$ [
Xilinx產品系列的容量大小是要以那個為依據才是一般要購買自己所需Design的FPGA
9 Q% ?% v' S" L$ n# N) n$ J
是System logic gate, CLB, Slices, Flip-Flop... etc..
% c7 N+ C% k; F; a
不知道這些是否有關係式?
$ v; s* t" ]) S8 G8 t
據小弟所知在Virtex2及Virtex4 1CLB=4Slices,而Virtex5好像是1CLB=1Slices,
; `% U* q5 e0 Y6 o" Z: B
請各位先進給與小弟指導一下,謝謝~~
作者:
tommywgt
時間:
2007-8-19 03:23 PM
Virtex5
7 d- z/ G! B: m: ]* c
2slices = 1CLB
3 [6 t6 y% p5 Z/ A6 n6 A% n
LUT(Loop-Up-Table) 是 6 input, 每個 LUT有2 個 output
' o# B1 ^2 Y. o
每個 Slice 皆有 4 個 6-input LUT
) W( k4 p) v: B8 |4 a3 R: U$ \% K
每個 LUT 皆有一個 Flip-Flop
+ \) l/ U3 p5 k' X
最高可達550MHz
) K3 E/ A& |- t ^
f/ s% Y# S! Z
Virtex4:
1 s% }' j3 G: Y) v0 w# N8 \% E
LUT 是 4 input, 每個 LUT 有 1 個 output
/ b) [+ t. ^# h) U8 E
1 CLB = 4 Slices
& C3 o* ?, M, F9 y
每個 Slice 皆有 2 個 4-input LUT
3 B# F& t Y2 q0 n
最高可達 500MHz
* P- G; e+ z, ^
1 ~9 x. Y& [" c4 |# B, x
當要完成一個 8:1 MUX 時, 使用 LUT6 比使用 LUT4 來完成將會少用10 ~ 15 % 的 CLB
; N$ N: C( h- @- G" Q4 C6 l# _
而且, LUT6 只需要 1級的 gluet logic, 而用 LUT4 則需要2級才能完成
- @. [( W1 L) Q% ^0 E2 i3 N
平均而言, lut6的好處多多囉~~~
作者:
小朱仔
時間:
2007-8-19 10:48 PM
感謝tommywgt版大的解釋
6 |5 v6 G) J* f5 G
原來Virtex5是1 CLB = 2 Slices
% y, c5 n: \- k, O
難怪我怎麼算都不對
; V: S4 x' L4 y
終於懂一些些了,謝謝~~
) e# l( c x) |! w. |) k6 u6 ]# P6 R
' r5 Z; e+ @, F( u6 C2 m
作者:
russell
時間:
2007-8-22 10:36 AM
標題:
回復 #3 小朱仔 的帖子
用LUTs來計算,比較能知道用掉多少資源!
1 T$ `( l( v) d1 X. t1 T8 n2 ?
如果是IC設計,有錢就買大一點的!驗證用的Virtex,
8 _0 @3 `& _; B$ A
如果可能要量產,可以考慮cost down的LatticeFPGA,
3 E k$ P. [8 h1 s
<彥陽科技>
( q% b: ~: V% f( m, W, n3 B' D
russellhsu@pmaster.com.tw
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