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標題:
PLL output Clock的duty cycle
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作者:
monkeybad
時間:
2007-8-10 03:27 PM
標題:
PLL output Clock的duty cycle
一直有一個疑問
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就是有關PLL output Clock的duty cycle通常會要求50-50
- K3 D; y9 s. ^
最簡單的做法就是把PLLClock震到兩倍output clock的頻率 在經過除頻器來得到50-50
7 Q* S( X j# A& R5 \6 G, }
可是我覺得這樣好像很浪費功率
5 H( K2 H; @9 @$ T
尤其是當Output Clock很高的時候
# U |% Y8 g. w$ G3 T
那請問一般的作法都是怎樣來達到duty-cycle為50-50呢?
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是加入一種Duty-Cycle Corrector的電路還是用除頻的方法勒?
作者:
evantung
時間:
2007-8-10 11:00 PM
Duty-Cycle Corrector or divider 我想應該都可以吧!
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看你是for 什麼需求...
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如果是做RF的tx(如果是用low if的架構)當然就有很多人會使用divider...
1 {# a, H% p* d+ ]
如果是用在high speed serial link我想就用Duty-Cycle Corrector就可以了...
作者:
monkeybad
時間:
2007-8-14 10:21 AM
請問一下可以在解釋一下原因
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為什麼在RF都用divider
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然而high speed serial link就用duty cycle corrector?
作者:
finster
時間:
2007-8-14 03:27 PM
我之前作過high speed serial link,所以,就以我個人的經驗來說
" {5 l0 w: v1 r; R# c
因為high speed serial link都是用邏輯製程,本身的gate delay有其限制,如0.18um的VCO大概只能到1.5GHz幾乎己是極限,而0.13um我印象中可到2G ~ 2.5GHz左右(實際極限值己記不太得了)
# w- u3 P+ q# ^5 N' M8 r
而high speed serial link的第一代是1.25GHz的傳輸速度,第二代為2.5GHz,第三代為3.125GHz
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本身VCO並無法達到那麼高的振盪頻率,故而採用0.18um或者0.13um邏輯製程來實現high speed serial link時,VCO都是採用multi-phase VCO
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雖然可以使用比較低頻的clock,但其頻率仍然高達500 ~ 600MHz左右
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故而如果high speed serial link是採用divider的話,那VCO的頻率就要高達數GHz,如此一來,VCO電路就變得不好控制,再者,VCO電路就會很容易受到寄生效應與noise影響,故而採用duty cycle corrector的話,VCO電路本身不用高達數GHz,在控制上也比較容易達到些
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不過,duty cycle corrector電路所消耗的current遠比divider來的大很多,而這是它的缺點
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我沒作過RF,所以不知道它們的作法為何
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不過,在我們本身的認知裡,邏輯製程雖然可以振盪出數GHz的頻率,不過,工作在那麼高的頻率裡,再加上工作電壓只有1.8V或者1.2v(以0.18um製程和0.13um製程來說),接著再扣掉PMOS和NMOS的Vt電壓限制,其實真正能夠操作的VCO電壓真的並不多,所以,製程愈先進,其實VCO電路是愈難設計的
作者:
monkeybad
時間:
2007-8-16 10:38 AM
恩恩
\! J2 Q. M& s
所以假如PLL用在一般消費性的IC當Clock 頻率大概200MHz左右 那不管用什麼方法應該都沒什麼差別吧
) H: O! m" i) {$ \# }8 a: @
但是當PLL要用在像 high speed serial link這種高速的頻率時
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就沒有辦法用divider來實現 因為VCO沒辦法震那麼高頻
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至於功耗部分 為什麼duty cycle corrector會比較耗電勒? divider不是要把VCO頻率震到兩倍以上
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不是也會耗很多電嗎? 能否在解釋一下
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例如假設現在要得到一個600MHz的Clock 兩種方法製程都能做到
$ ?- S3 x( a5 @4 n; t- j9 n! h) x' B
那選哪一種會比較好呢?
: I9 R H! c/ X( M0 H. Y5 b
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就我所知 duty cycle corrector電路有分類比跟數位的
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網路上之前我有找到一篇paper在講duty cycle correction 全部用數位電路做的 1.8V 1GHz 耗電量約8.3mW
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不知道這樣會不會比較省電?
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[
本帖最後由 jiming 於 2007-8-17 08:32 AM 編輯
]
作者:
finster
時間:
2007-8-16 09:09 PM
首先,就以電路架構來說
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divider基本上是由D-FF所組合出來的,故而可以把它視為數位邏輯電路,而數位邏輯電路最耗電的只在1-->0和0-->1的暫態,其餘狀態是不耗電的,同時,數位邏輯的gate delay通常是小於ns,亦即速度絕大部份都可工作在1GHz,故而,divider是很省電的
# R" M5 ]- m8 B
再來,duty cycle corrector通常都是使用differential comparator circuit,因為high speed serial link很重視jitter以及phase和phase之間的間時間距,這是因為在官方的白皮書中有明確定義規格,故而為了抗noise以及儘可能維持phase到phase之間的時間間距,故而一般大都採用differential comparator circuit,而為了讓differential comparator circuit能夠工作在600MHz,其本身的gain與bandwidth就要相當大,如此一來所消耗的電流就會非常大,幾乎等同於一級的VCO電流
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也因為如此,所以duty cycle corrector本身所消耗的電流會遠比divider來的大很多,這是兩者本身架構上的差別所帶出來的源由
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* S' j5 n. J3 \* k
再來,duty cycle corrector也有用數位邏輯來實現的電路
" X( a( W4 c* L* q3 g8 {7 M" @" M
只不過,就如同我前面所言,在官方的白皮書中有明確定義high speed serial link的clock的jitter要在多少範圍之內,同時在chip量測上這是很重要的必量項目之一,它們用eye diagram來作為量測jitter的標準,所以,本身VCO電路就要具備有抗noise的特性,故而絕大部份應用在high speed serial link的PLL的VCO電路都是採用differential架構,同時,為了達到近似50%的duty cycle,也會使用duty cycle corrector,但為了怕duty cycle corrector也受到noise影響,所以連帶的duty cycle corrector也是採用differential comparator circuit來實現,同時在layout佈局與連線都要極度地考量matching與連線上的相互對稱
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要說的是,duty cycle corrector也可以用數位電路來實現,但要考量電路對於抗noise的效果好不好,能不能夠搭配VCO電路
Q! L& H0 w, G; S, F
通常,我們的經驗是VCO電路和duty cycle corrector兩者的differential comparator都是採用同一個架構,只是size會有所不同,其主因乃在讓信號都能夠看到近似相同的架構,如此一來其jitter與製程變化和溫度影響都會是儘量相同的變化,畢竟,在操作600MHz的電路下,任何一個地方有不一樣的變化就會產生難以估計的後果,而這也是為什麼high speed serial link很難作的原因之一
作者:
evantung
時間:
2007-8-17 08:24 AM
為什麼RF要用divider呢? 原因主要是為了, PA和VCO之間的同頻干擾
: ~- v; [3 {) ~& g% B2 d
造成injection pulling or locking的問題.
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而在divider會使用cml mode的高速divider, 一樣是differential的架構,
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可以操作非常高速, 相同的它的noise也很低, 但非常耗電
W- r" X( f0 k; \, Y( ?2 x
一般RF VCO的noise要求會遠比 high speed serial link的 ring oscillator還要低非常多..
# b% T- A, V* n0 Z% M
所以通常都是使用LC tank的VCO, 在0.35um可以操作在<3GHz.
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另外, high speed serial link就如同finster之前所言, VCO是可以用比較低的頻率來實現...
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但, 也是可以用全速來操作, 至少我就是這麼做的.
作者:
yoyo20701
時間:
2008-10-3 02:03 PM
小弟~~蠻需要這方面的知識~~多謝大大的分享喔~~~~~~謝
作者:
semico_ljj
時間:
2008-10-29 08:14 PM
PLL才接触，谢谢前辈指导，有机会讨论！
作者:
maskelva
時間:
2008-11-14 09:28 AM
謝謝各位大大分享經驗喔~
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@@~~最近剛接觸PLL~
作者:
hisanick
時間:
2008-11-27 10:09 PM
劉深淵老師的書有寫
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. k) C, r+ F5 G) v9 k
當你將頻率上拉 再除以二將會消耗較大功率 ，並且原建會操作再較高頻。
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3 D) W+ }+ S0 g! k% B
你可以上 ieee 去搜尋 duty cycle or cycle correction
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; F, O5 P+ i5 O2 O7 l9 b
你會查到很多工作校正器
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比如說對 rf vco 去做 duty 50 的電路
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或是對於數位訊號處理的 方法
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我只知道 無回授式的 不需要而外的時間來使校正迴路穩定 會比較好一些
作者:
kevin20833
時間:
2010-11-8 06:32 PM
最近剛接觸PLL.很需要這方面的知識.謝謝前輩指導!!!
作者:
kevin20833
時間:
2010-11-8 06:33 PM
最近剛接觸PLL.很需要這方面的知識.謝謝前輩指導!!!
作者:
tangfq09
時間:
2010-11-25 07:18 PM
多謝分享經驗，多謝。
作者:
anita66
時間:
2011-4-26 02:54 PM
我想,RF電路會用到CML divider是因為在那麼高頻工作下,只有靠電流變化才能順利實現除頻的結果,至於也是消耗大電流,也是不得已的,因為在能不能實現及面積的壓力下,cml只是最好的選擇罷了,3Q~
作者:
mostlove0203
時間:
2011-4-26 08:51 PM
很想回答你的问题，但是我的电路知识不够！
作者:
circuitman5566
時間:
2014-3-25 10:49 AM
thanks you so much! thanks you so much! thanks you so much!
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